imec公布制程蓝图：摩尔定律转向，2038年挑战0.3纳米

荷兰半导体研究机构imec公布最新工艺路线图，宣告先进芯片演化重心将有大转变。未来将不再局限于“单纯缩小晶体管尺寸”，而是全面转向标准单元面积缩放、垂直集成及系统层级（如供电与散热）优化。

imec预测，到2038年半导体制程可推进至A3（0.3纳米）世代。然而，接近1纳米世代的A10（约2030年）之后，接触栅极间距（CPP）的微缩将遭遇瓶颈，芯片密度提升将高度依赖全新架构与先进封装集成。

imec研发副总裁Julien Ryckaert表示，半导体产业现已进入纳米片（Nanosheet）时代，并将持续朝“埃”（Angstrom）级前进。路线图指出，A14级工艺预计2028年出现，CPP将缩至约45纳米、标准单元高度降至约115纳米，并在此阶段导入高数值孔径极紫外（High-NA EUV）光刻设备。

imec并指出，CPP在2030~2031年登场的A10节点将开始出现缩放停滞。A10到A5世代，CPP将大致维持在42纳米，代表业界无法再以传统栅极微缩大幅提升密度。

为了突破微缩瓶颈，imec将CFET（互补式场效应晶体管）视为2030年代初的关键候选方案。约2033年登场的A7节点，虽然CPP仍停滞在42纳米，但采用p型与n型晶体管“纵向堆叠”的CFET技术，标准单元高度可成功降至约80纳米。

▲纳米片（Nanosheet）架构（搭配叉片设计）将从2纳米一路沿用至A10节点；之后A7及更先进工艺，将全面交棒给CFET架构。（来源：imec）

到了2035~2038年的A5与A3阶段，imec预测将发展出实现纵向堆叠与键合（Bonding）的CFET结构。若要达成A3节点约39纳米CPP与50纳米单元高度目标，除了纵向集成，更可能需要仰赖Hyper-NA EUV等超高数值孔径光刻技术。

imec强调，评估未来技术时，芯片密度不再单看晶体管尺寸缩放，而是取决于“标准单元面积”（单元高度×CPP）的下降幅度。面对AI工作负载成为半导体需求主力的趋势，imec提出“异构大规模集成”（HLSI）概念，未来系统将高度结合逻辑芯片、存储器、供电、光学I/O与先进3D/2.5D封装。为此，imec建立“跨技术协同优化”（XTCO）框架，试图打破技术壁垒，将各项组件纳入同个系统层级全面优化。

Ryckaert指出，晶体管纵向集成与多芯片封装已成为业界常态，供电设计与散热将成为未来最严峻的技术瓶颈。包含背面供电网络（BSPDN）及封装内部的集成电压调节器（IVR）等新兴技术，都必须在系统层级协同优化，以确保在不增加功耗开销的前提下，持续提升整体芯片的算力密度与能效。

imec最新路线图清楚显示，尽管传统以“缩小晶体管”为核心的摩尔定律面临严峻挑战，但以标准单元面积缩减、CFET纵向集成，与先进封装及系统级协同优化多管齐下，半导体的逻辑密度在未来十数年内依然将保持强劲的增长动能。（文章来源：科技新报）