2026年7月2日，由EDA²主办的「韬（τ）EDA工具链专题研讨会」在上海张江成功举办。行芯科技董事长兼总经理贺青博士受邀作为本次研讨会主持人，在题为《τ-Aware Signoff——韬定律落地的EDA基石》的演讲过程中分享守护每一颗τ芯片流片的Signoff EDA过程经验与独道见解。
“τ-Aware Signoff是τ芯片稳定量产的第一性原理保障。”
2026年5月，华为半导体总裁何庭波女士在ISCAS提出韬定律：将后摩尔时代优化目标从”空间缩放”转向”时间缩放”，以时间常数τ作为跨层统一优化目标。τ涵盖晶体管层、电路层、芯片层和系统层，为芯片设计提供全新的优化语言。
在签核层面，“τ = RC” 是支撑整个框架的第一性原理——信号网络与电源网络的可持续签核，本质是将几何尺度问题转化为时间维度问题后必须兑现的物理根基。没有精确的RC提取和可靠的电源签核，韬定律就缺少可测量、可验证的工程抓手。
τ-Aware Signoff 技术下的核心挑战
3D逻辑折叠给传统签核带来根本性挑战：
RC寄生提取：精度难以保障
逻辑折叠依靠HB混合键合实现双层硅片互联，Die间HB耦合、TSV纵向电流彻底改变原有电容、电阻分布；多工艺堆叠形成混合RC网络，行业缺少成熟跨Die寄生提取方法。
时序收敛：垂直架构放大时序收敛压力
3D关键路径跨多层硅片，层间工艺变异带来RC散布；STA仿真Corner从数百级暴涨至数万级，跨层时钟树路径分散、时钟偏差加剧，时序窗口持续收紧。
电源完整性：跨层输电诱发多层供电失效
供电网络由单层平面配电升级为多层立体输电，数千万HB+TSV构成超长电流路径，上层远端Die压降严重；堆叠提升功率密度，电流与温度同步走高，电迁移风险陡增。
功耗平衡：性能提升伴随功耗反噬τ收益
逻辑折叠缩短时延、提升性能，但整体功耗同步上涨。若电源、时序、功耗验证流程割裂，无法统一基于τ数据协同评估，芯片只能通过降频控制功耗，直接抵消时间缩放带来的全部性能优势，违背韬定律”缩时间”核心诉求。
热电耦合：电热形成恶性循环
面对面键合压缩横向散热通道，局部热点集中；温升推高电阻R、恶化τ时延，时延变差又迫使驱动电流加大，进一步加剧发热。
两大核心支点
GloryEX+GloryBolt，双向守护τ最优解
行芯打造 GloryEX、GloryBolt 两大自主 EDA 产品谱系，分别锚定 τ 收益挖掘、τ 稳定性保障两大核心维度，完成从 2D 到 3D 原生签核范式的体系化跃迁：
GloryEX
RC 寄生提取，夯实 τ 量化的物理根基
全栈架构专为逻辑折叠场景定制优化，从底层数据结构、并行计算策略到场求解器、网表输出全链路重构。 面对千万级 HB+TSV 互连网络，在超大规模 3D 芯片设计中，同时满足极致 RC 提取精度与工程交付效率，精准计算 τ=RC 底层物理参数，释放 3D 逻辑折叠带来的性能红利。
GloryBolt
EM/IR电源可靠性签核，构筑τ稳定运行屏障
聚焦 3D 垂直堆叠全局供电可靠性，解决多层堆叠远端 Die 压降、电迁移核心痛点。 依托无规模上限的弹性签核架构，完成 IR-Drop、EM 电热耦合闭环验证，规避高温、大电流带来的 R 值恶化，从供电底层约束 τ 波动，保障 3D 芯片长期稳定运行。
两大演进方向
耦合签核常态化 + 签核全面左移
韬定律工程实践明确下一代 EDA 签核技术两条不可逆演进路径：
第一，多物理场耦合签核常态化。当前流程割裂带来迭代低效与多层级计算误差。未来行业将实现多维度验证深度耦合，同步联动寄生、时序、功耗、温度物理量开展一体化协同求解，统一管控全链路 τ 指标。
第二，验证流程持续左移。在逻辑折叠、电源规划初期嵌入 τ 约束，提前完成 PG 布线、TSV 排布、金属切割方案评估，在设计源头规避 RC 与时序缺陷，大幅降低中后期迭代修复成本。
一τ（道）同频，全链共振
共建EDA τ生态
τ-Aware Signoff是韬定律落地量产的核心保障工具。在后摩尔时代产业变革周期下，单一企业无法独立完成时间缩放范式的系统性转型。行芯将持续迭代τ-Aware Signoff技术，与产业链各方深度协同，共同构建适配本土先进集成路线的EDA全新技术范式，夯实我国先进芯片设计自主可控底层工具支撑体系。
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