AI 超级浪潮重塑 EDA：Cadence 的 “三层蛋糕” 与超级智能体时代

电子发烧友网报道（文 / 吴子鹏）半导体产业的增长，长期与设计复杂度攀升相伴相生。

过去半个世纪，芯片设计始终以摩尔定律为指引，但如今，单纯依靠物理制程微缩的发展路径已经触及天花板。AI 芯片晶体管规模从百万级跃升至数百亿、千亿级，3D-IC 堆叠与 Chiplet 异构集成成为先进芯片架构的标配。

然而，3D-IC 架构将芯片设计从二维平面拓展至三维空间，催生出热、电、力、磁等多物理场耦合的全新挑战 —— 仅热分析网格规模就已突破 3 亿，签核 Corner 数量增长超 30 倍。在此背景下，传统 EDA 工具的线性迭代，已经难以匹配产业的发展增速。8 月 25 日，在 CadenceLIVE China 2026 中国用户大会上，不仅完整展示了从芯片前端到系统级的全栈 AI 技术布局，也释放出明确行业信号：EDA 行业正从辅助设计工具，向主动工程智能体跃迁，一场由 AI 驱动的设计范式革命正在上演。

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复杂度爆炸：产业站在新拐点

当前，AI 大模型与智能体应用快速爆发，对芯片算力、能效提出极致要求。Chiplet 架构虽然破解了单芯片良率与规模瓶颈，但也带来异构集成、互连延迟、系统级验证等一系列新难题。依靠工程师手动迭代、脚本驱动的传统设计流程，已经很难在不断压缩的设计窗口期内化解上述问题。

Cadence 副总裁、中国及东南亚区总经理汪晓煜在开幕致辞中提到，大模型驱动的智能体、端侧 AI、高性能计算加速演进，叠加具身智能、自动驾驶在物理世界加速落地，整个半导体行业正经历深刻重塑。供应链动态调整、算力与存储成本波动，以及 PPA 探索过程中持续逼近的功耗墙、算力瓶颈，都为芯片与系统级研发带来全新挑战。

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Cadence副总裁、中国及东南亚区总经理汪晓煜

他判断，芯片与系统设计已经迈入 AI 智能体驱动的新阶段，产业核心关注点已经从单纯的物理制程微缩，转向系统创新、架构创新、生态建设以及软硬件协同。在此背景下，“AI+EDA” 不再是锦上添花的技术尝试，而是破解设计复杂度困局的核心路径。

“Design for AI” 与 “AI for Design”：双向奔赴的正循环

Cadence 资深副总裁兼数字与签核事业部总经理滕晋庆博士在主题演讲中，将这一产业趋势总结为两条相互强化的发展路径。

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Cadence 资深副总裁兼数字与签核事业部总经理滕晋庆博士

从产业基本面来看，AI 浪潮持续抬升全球半导体市场增长预期。滕晋庆援引美国银行（BofA）今年 4 月发布的最新报告指出，2026 年全球半导体市场规模即可达到 1.3 万亿美元，到 2030 年有望突破 2 万亿美元，“这样的成长规模，在全球半导体发展历史上前所未见”。

面对这一历史性机遇，Cadence 同时向两个方向发力：Design for AI，助力客户打造更先进的 AI 芯片、搭建更强的 AI 基础设施；AI for Design，把 AI 能力融入设计全流程，提升研发效率、加速技术创新、缩短产品上市周期。二者并非简单叠加，而是形成闭环：AI 催生更强算力，更强算力又反向改造工程研发流程，构建自我加速的产业正循环。

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在技术落地方向上，Cadence 全部工具创新均建立在 “三层蛋糕” 策略之上：最上层是持续迭代的 AI 体系，从优化式 AI、工具智能体，演进到如今的超级智能体；中间层是基于物理、数学与计算机科学搭建的核心算法，即仿真、模拟与优化引擎；最底层为加速计算底座，覆盖 x86 CPU、GPU、ARM、TPU 以及各类 XPU 多元算力平台。

过去九个月，Cadence 完成了从工具智能体到超级智能体的跨越，将专业知识与工程经验封装为 Skills 嵌入 AI 系统，推出新一代 Super Agents。这类智能体不再局限于回答技术问题，还可以主动承接大量复杂工程任务。

但 Cadence 的初衷并非以 AI 取代工程师。“我们的初衷很纯粹，就跟 EDA 工具诞生之初一样。” 汪晓煜强调，AI 智能体承接的是高度繁琐的工程事务，让技术专家可以将精力聚焦在最核心、最具备挑战性的工作上，包括架构创新、规格定义、生态建设、PPA 优化，以及高难度的系统签核。AI 与人类工程师深度协同，才能持续提升产品竞争力、缩短产品上市周期。

五大超级智能体：把工程经验固化为 AI 能力

今年 4 月，Cadence 正式发布 Agentic AI Stack 架构，以 Agent Stack 作为总调度中枢，统筹五大垂直领域超级智能体，覆盖芯片前端设计到系统级仿真完整链路。目前五大超级智能体已经落地并产出实际成果：

- ChipStack AI 超级智能体：面向芯片前端设计，将 AI 应用于 RTL 自动生成、验证计划制定、自动化验证等关键环节，显著提升芯片开发效率。

- ViraStack AI 超级智能体：面向定制电路与模拟设计，支持原理图自动创建、工艺节点迁移、性能优化，帮助客户在短周期内实现数倍生产力提升。

- InnoStack AI 超级智能体：面向数字物理实现与签核，覆盖综合、布局布线到时序‑功耗‑面积收敛全流程，支持单名工程师并行完成多模块设计任务。

- AuraStack AI 超级智能体：面向 PCB 与先进封装设计，运行于 Allegro AI Studio 平台，依托多物理场协同分析，最高可将产品上市周期缩短 2 倍，工程师生产力提升最高 15 倍。

- SystemStack AI 超级智能体：融合多物理场分析能力，实现从芯片到系统的全维度协同优化。

滕晋庆博士表示：“单纯依靠扩充工程师数量，并不是可持续的发展模式。” 五大超级智能体的落地，标志着 EDA 行业正式从 “工具辅助” 迈入 “智能体主导” 的全新阶段。

物理根基：核心算法、IP 2.0 与 3D-IC

滕晋庆在演讲中反复强调中间层核心算法的价值：“中间层每一点进步，都会被 AI 进一步放大；可一旦中间层存在短板，再强大的 AI 也无法弥补。中间层必须做到业界顶尖，没有折中空间。”

这一观点有实际数据作为支撑。新版 Innovus 在 2nm 工艺设计场景下实现约 7% 的 PPA 提升，成果并非来自单点工具微调，而是 Placement、Routing 以及二者协同优化的核心算法迭代。Xcelium 逻辑仿真完成底层架构重构，分区仿真效率大幅改善，性能实现 2-2.5 倍提升，对于一款成熟复杂的仿真产品而言，这样的进步弥足珍贵。

IP 业务层面，Cadence 正在从 “IP 供给” 向 “IP 2.0” 转型，跳出单纯供应基础 IP 的模式，转向输出系统级解决方案，为客户提供完整 Silicon Solution。2024、2025 年，其 IP 业务收入连续实现约 30% 的增速。Cadence 整合 Artisan Foundation IP、HBM IP 等核心资产，持续布局 UCIe 等关键技术，搭建起覆盖计算、存储、互连、安全的完整 IP 生态，相关方案已适配台积电、三星、英特尔、Rapidus 等多家先进工艺平台。

3D-IC 是 Cadence 明确的核心战略高地。旗下 Integrity 3D-IC 平台是业界首个，也是唯一一套完整的 3D-IC 设计平台，集成数字设计、模拟设计、分析签核、封装以及热‑电磁分析全链条能力，并且与台积电、三星、英特尔等主流晶圆厂深度协同。

滕晋庆博士特别提到一个容易被忽略的关键问题：传统 EDA 算法大多基于二维空间开发，而 3D 设计需要同时完成 X、Y、Z 三维协同优化。对此 Cadence 对 Innovus 完成核心架构升级，将 Z 轴维度深度融入布局布线算法，真正实现 X/Y/Z 三维同步优化。Cadence 与 Arm 的合作项目已经验证该技术路径的价值：将二维 CPU 设计改造为 3D 架构之后，实现连线缩短、功耗优化、面积缩减、良率提升多重收益。

在加速计算与硬件验证领域，Cadence 拥有二十余年持续技术积累。Palladium 与 Protium 平台凭借超大容量、强大调试能力与优秀可扩展性，成为全球大量企业开发大型复杂系统的选型。滕晋庆将硬件产品定义为 “完整的系统工程结晶”：从自研芯片、自用 IP、内部 EDA 工具，再到台积电先进工艺制造，单台机架超 100 颗芯片依靠光纤高速互联，背后是芯片、系统、软件一体化的完整研发团队。“客户今天投资我们的软硬件产品，不只是面向当下，更是押注 Cadence 面向未来的持续创新。”

过去二十余年，Cadence 绝大多数核心产品都针对 x86 架构深度调优，而如今算力底座的适配范围已经不再局限于 x86。今年开始，越来越多核心算法完成 GPU 加速适配。例如 SPICE 仿真迁移至 Millennium 平台 GPU 云，性能可实现 10 倍以上提升。与此同时，Cadence 大力拥抱 ARM 生态，伴随云计算发展，ARM 架构在数据中心的影响力持续走高，各大云厂商均在搭建自有 ARM 算力平台。“未来计算世界必将是多架构并存，我们的目标很简单：无论客户采用何种硬件平台，Cadence 工具都可以释放最优性能。”