半导体巨头官宣三起合作，芯片制造开启新局？

2026年9月8日，ASML一日连发三则重磅消息，分别宣布与英特尔晶圆代工、三星电子和台积电就高数值孔径（High-NA）极紫外（EUV）光刻技术达成或深化合作。受此影响，光掩模，这一芯片制造中看似基础却至关重要的环节，再次受到业界关注。

光掩模正在经历一场从“6英寸”到“12英寸”的跨越。而三家芯片制造巨头，虽奔向同一方向，却走出了截然不同的节奏与路径。

三份新闻稿反映出了三家晶圆代工巨头高度一致的战略共识。

第一，向更大尺寸光掩模转型。三篇新闻稿都明确指出，半导体行业数十年来依赖6英寸光掩模规格。随着High-NA EUV的到来，向更大尺寸（12英寸或6×12英寸）掩模版的过渡，将带来提升晶圆厂生产率、降低芯片制造成本、消除拼接限制等共同好处，使未来几代尖端芯片更具成本效益。

第二，AI是这一切的底层驱动力。涉及英特尔的新闻稿直言“制造未来日益复杂的AI产品的公司”需要制造创新；涉及三星的新闻稿强调“AI时代正在改变半导体行业”；涉及台积电的新闻稿则更具体地指出，随着技术节点推进，High-NA EUV的层数将增加，“主要是由人工智能应用所需的日益复杂的晶体管架构所驱动”。AI对算力的渴求，正倒逼制造环节的底层革新。

第三，生态系统协作重要性持续上升。英特尔提到与ASML、掩模制造商、自动化供应商、EDA合作伙伴、材料供应商及半导体制造商紧密合作；三星表示将“与行业伙伴紧密合作”；台积电则与ASML共同发起行业倡议，强调“当行业携手解决复杂问题时，我们能解锁任何单一公司都无法独立实现的可能性”。

与此同时，三家公司的差异同样鲜明。这些差异并非表述方式的不同，而是战略定位、技术路线和商业节奏的本质区别。

英特尔是被ASML官方认证的“先行者”与“开创者”。ASML总裁兼首席执行官克里斯托弗·富凯（Christophe Fouquet）在新闻稿中直言：英特尔代工一直是行业采用High-NA技术的领军企业之一。从2024年安装首台商用EXE系统，到完成最新一代设备的认证，再到出货首款采用High-NA技术制造的大规模量产逻辑芯片。克里斯托弗·富凯进一步指出，英特尔已不是“计划”，而是“已交付”。

三星是“加盟者”。新闻稿的表述是“三星将加入（join）行业倡议”，推动下一代12英寸光掩模技术。三星并未主导这一进程，而是以重要合作伙伴的身份参与其中，但其特殊之处在于，它计划在2028年率先将High-NA EUV用于DRAM大规模量产——这是业界首次将High-NA的应用版图从逻辑芯片扩展到了存储领域。

台积电则是“共同发起者”。新闻稿明确写道：“ASML和台积电宣布发起（formed）一项合作倡议，引领半导体行业向更大尺寸的EUV光掩模版过渡。”台积电不是“加入”一个已有的框架，而是与ASML共同搭建了这个框架，承担了定义规则的角色。

新闻稿披露，High-NA已用于英特尔酷睿Ultra 3系列处理器（代号Panther Lake）特定层的大规模生产，累计处理超过一百万片晶圆，套刻精度、生产效率和设备可用率均达到预期。采用High-NA的英特尔18A制程产品，其性能“达到或超过”使用现有EUV平台的同类层。

三星计划在2028年前，在业界率先将High-NA EUV引入DRAM大规模量产，以此“进一步证明High-NA技术已为支持先进存储器和逻辑应用做好准备”。

台积电计划于2030年开始在先进节点的大规模量产中使用High-NA技术。台积电还给出了两个更具体的里程碑：2031年建立12英寸掩模试点线，2033年支持12英寸High-NA光刻系统进入先进节点生产。

理解了共性与差异之后，还需要回答一个核心问题：这些巨头在争的“更大尺寸光掩模”，到底是什么？它对AI时代又意味着什么？

光掩模（photomasks），俗称“光罩”，是芯片制造光刻环节中的“底片”或“模板”。光刻机发出的极紫外光照射到光掩模上，经掩模反射后，再投射到硅晶圆上，将图案“雕刻”出来。一块芯片的性能、功耗和良率，很大程度上取决于光掩模能否将越来越复杂的电路图案精准转移到晶圆上。

行业数十年来使用的标准是6英寸光掩模。在以往的制程节点中，这个尺寸足够容纳芯片设计。但当High-NA EUV到来时，6英寸光掩模的物理限制开始显现。

一个关键概念是“拼接（stitching）”。由于6英寸光掩模的单次曝光面积有限，如果芯片设计过大或图案过于复杂，就需要将一张芯片的图案“切分”到多个光掩模区域，通过多次曝光再“拼接”起来。这个过程增加了工艺复杂度，也带来了精度损失和良率风险。三份新闻稿中，英特尔明确提到其PDK解决方案可支持拼接，而向更大尺寸光掩模过渡的目标之一正是“消除拼接约束”。

向12英寸（或英特尔的6×12英寸）光掩模过渡，相当于把“底片”放大了一倍以上。这意味着：单次曝光可覆盖更大芯片面积，减少或消除拼接需求；晶圆厂生产效率更高，每片晶圆处理时间缩短；芯片制造成本更低，工艺步骤简化。

AI芯片的核心特点是大尺寸芯片、复杂晶体管架构和高I/O密度。以英伟达的GPU、AMD的AI加速器或英特尔的数据中心芯片为例，这些芯片的尺寸往往远超传统PC处理器，内部集成了数百亿甚至上千亿个晶体管。正如台积电在新闻稿中所指出的，AI应用所需的日益复杂的晶体管架构，将直接推动High-NA EUV层数的持续增加。

在6英寸光掩模的限制下，制造如此复杂的AI芯片往往不得不依赖拼接技术。但随着AI芯片规模的持续扩大，拼接带来的复杂度、精度和良率挑战将日益严峻。12英寸光掩模提供了一个更根本的解决路径：让AI芯片设计不再受光掩模尺寸的物理束缚，使芯片制造商能够将更多晶体管集成到单次曝光的芯片上，从而以更低的成本、更高的效率推进AI芯片的性能迭代。