台积电CPO，重磅透露

AI算力竞赛从先进制程、CoWoS延伸至高速互连。随GPU、ASIC运算能力持续跃升，传统铜互连逐渐逼近功耗与讯号传输极限，台积电加速布局CPO（共同封装光学），业界看好，CPO频宽若维持每两年倍增，有望形成AI时代的「CPO摩尔定律」，开启制程微缩之外的新成长曲线。

业界分析，CPO频宽升级主要有三条路径，包括单通道速度（Lane Speed）由200G朝400G以上提升、增加光通道数量，从16条向32条、64条以上扩张，以及导入WDM（波长分波多工），让单一光纤同时承载多种波长。三者同步推进下，CPO频宽可望呈倍数成长。

若维持每两年频宽倍增，至2040年理论值可达现阶段约128倍，以现阶段约3.2T等级计算，长期具有朝数百T发展的空间，但仍取决于元件、封装及系统技术进展。

台积电在光互连的角色，也由晶圆代工进一步延伸至系统整合。从3DFabric、CoWoS、SoIC到硅光子与CPO，逐步将运算、HBM记忆体及高速I／O整合。随着AI芯片逻辑晶粒与HBM持续增加，若对外传输频宽无法同步提升，算力仍受I／O瓶颈限制，CPO因此成为先进封装的下一块关键拼图。

CPO加速导入背后，更有物理极限驱动。当高速电讯号超过200G，经过ABF载板、PCB与连接器等较长铜路径后，讯号衰减加剧，因此产业朝「铜路径缩短、光路径拉长」发展，让光电转换元件不断向ASIC靠近，以降低功耗、延迟及讯号损耗。

封装架构也将同步升级。现阶段光引擎先布局于载板，下一步可望朝CPO on Interposer发展，未来更可能利用SoIC技术，让PIC（光子积体电路）与ASIC走向3D垂直整合，使光电互连距离由毫米级进一步缩短至数十微米，提高频宽密度。

不过，CPO要真正迈向量产，封装、光耦合与测试仍是重要关卡，尤其须在进入高价AI封装前筛除不良品，以避免拖累整体良率。

业者表示，继CoWoS带动第一波AI先进封装设备潮后，CPO有望成为下一条横跨晶圆、封装、光通讯与测试的长期成长主线，商机也将由台积电向外扩散，包括FAU（光纤阵列单元）、PIC／EIC封装、精密对位及光电测试等环节。

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