泛林集团发布SA-CFET架构，助力1nm以下制程突破物理极限

【区角快讯】当摩尔定律在物理极限的边缘徘徊，业界对于延续其生命力的探索从未停歇。当地时间9月29日，半导体设备巨头泛林集团抛出了一项名为自对准互补场效应晶体管（SA-CFET）的全新架构方案。这一技术突破被视为将CMOS晶体管推向1纳米乃至更先进节点的关键钥匙，有望为日渐式微的摩尔定律注入新的活力。

事实上，CFET结构早已被视为突破传统平面布局瓶颈的核心路径。比利时微电子研究中心（imec）曾在2026年7月发布的制程路线图中大胆预测，到2038年人类有望触及0.3纳米等级的工艺门槛。该机构明确指出，采用垂直堆叠设计的CFET架构，是克服物理限制、延续芯片性能增长曲线的终极方案。与传统将NMOS和PMOS器件并排排列的方式不同，CFET通过垂直堆叠两类晶体管，不仅在同等面积内实现了更高的器件密度，还显著增加了有效沟道宽度，从而改善了静电控制能力。

泛林集团此次提出的SA-CFET架构，其精髓在于引入了三个关键的自对准工艺模块：自对准埋入式电源轨（SA-BPR）、自对准触点（SA-CT）以及自对准硅通孔（SA-TSV）。这些创新模块极大地拓宽了边缘放置误差的容忍窗口，有效缓解了垂直堆叠结构中常见的接触拥挤难题。值得注意的是，该设计采用了非金属栅极切割及中间介质隔离（MDI）技术来实现功函数分离，同时完美兼容N3规范，包括42纳米的接触栅极间距和21纳米的金属间距。原本对套刻精度要求极为苛刻的步骤，由此转化为自对准工艺，大幅降低了制造端的复杂度。

为了验证这一架构的可行性，泛林集团旗下的Semiverse Solutions团队利用SEMulator3D数字孪生工艺建模工具进行了严谨测试。结果显示，该架构能够成功构建6T SRAM单元以及NOT、NAND、NOR等基础逻辑单元。其中，6T SRAM位单元的面积仅为0.0094平方微米，相较于N3工艺缩小了52.7%，甚至比A7 CFET设计还要小19%。工艺稳健性验证数据同样令人振奋，所有关键接触层均保持了至少10纳米的套刻窗口，且未出现任何开路或短路失效现象。从某种角度看，这不仅是制造工艺的一次精进，更是半导体行业向原子级尺度迈进的重要一步。