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随着传统芯片架构在功耗、散热和空间方面逼近物理极限，一种新型架构正在兴起，有望为高性能计算（HPC）开辟一条新的发展道路。这种架构被称为小芯片架构（chiplet architecture），它能够以更低的成本提供比单芯片处理器更高的性能，同时能耗降低高达10倍。这些优势使得小芯片架构在未来高性能计算和人工智能（AI）工作负载的驱动方面具有潜在优势。
小芯片架构代表了芯片设计和集成方式的根本性变革。如今，大多数半导体制造商设计大型单片芯片，称为片上系统 (SoC)，将所有必要的组件——例如处理器内核、内存、I/O 驱动器、信号处理器等——集成到单个芯片上。虽然这些组件可能来自不同的供应商，但芯片制造商有责任确保它们能够协同工作。随着芯片尺寸的增大，制造成本也会增加，芯片良率则会下降。
为了利用传统的单芯片进行扩展（或横向扩展），数据必须离开芯片，通过互连传输到其他芯片。如今，随着人工智能工作负载的不断增长，客户在进行人工智能训练或推理时，必须将大量数据从一个芯片传输到另一个芯片。传输这些庞大的数据集需要消耗大量电力，并产生巨大的热量，这两点都必须通过系统级的电源和冷却系统来解决。
芯片级互连架构以不同的方式解决尺寸缩放问题。它并非将组件直接焊接在芯片上，而是将这些组件插入埋藏在基板中的标准互连线。通用芯片级互连高速标准 (UCIe)于 2022 年推出，并得到了英特尔、AMD、Arm、谷歌云、Meta、微软、高通、三星和台积电的支持。UCIe提供了一种分层架构，可与其他互连标准（例如 PCIe、CXL、NVLink 和 UALink）兼容。
这种小芯片架构带来了几个明显的优势。首先，它允许用户将芯片组紧密排列，并通过 UCIe 连接，从而减少数据传输（进而降低功耗）。小芯片架构赋予用户更大的灵活性，允许用户在系统的特定位置采用特定的处理器，从而更好地平衡性能和成本，而不是被迫使用芯片制造商预先集成到芯片上的组件。
Cadence Design Systems公司负责芯片制造商使用的软件的芯片和 IP 解决方案高级总监 Mick Posner 表示，芯片组的根本优势在于其封装级缩放方法。“任何时候，芯片之间的通信，即使芯片彼此相邻，都会造成延迟和功耗方面的影响，”Posner说。“因此，在封装内部，效率和性能都会大大提高。”他说，芯片组可扩展性优势的核心在于它能够突破光刻限制。
“实际上，你并不是把一个大型的整体设计分割成更小的部分，”Posner告诉HPCwire。“这在10年前或许是起步阶段。但现在，芯片组技术可以实现封装级的扩展，从根本上来说，它创造出的系统规模远超单个整体芯片所能容纳的。”Posner 表示，虽然芯片组适用于所有领域，但高性能计算领域正在引领普及，因为他们已经触及了当前芯片设计的物理极限。
“如今，封装光罩尺寸相同的芯片组合在一起，带来了性能可扩展性和更高的效率，因为不再采用传统的、功耗高的标准芯片间接口，而是转向像UCIe这样的芯片间接口，这种接口的功耗特性要好得多，”Posner说道。“你正在使用一套标准设计的芯片构建模块来构建系统。”
芯片组技术对于超级计算机来说并不新鲜，目前该概念已被应用于百亿亿次级系统中。橡树岭国家实验室的 Frontier 超级计算机就采用了基于芯片组的设计，并使用了 AMD EPYC “Trento” CPU。
人工智能的蓬勃发展迫使计算机制造商另辟蹊径，以满足市场对性能的需求。在半导体领域，像英伟达这样的制造商一直在突破光刻技术的极限，而光刻技术的极限是由在晶圆上蚀刻电路的光刻机的物理能力决定的。英伟达还设计了“超级芯片”，将两个GPU和一个CPU集成在单个芯片上，以获得更强大的处理能力；而其他芯片制造商，例如Cerebras，则开始生产超大尺寸的芯片。
Cadence 产品营销总监 Mayank Bhatnaga 表示，小芯片架构为 AI 和 HPC 站点提供了另一种提供所需处理能力的方式，而无需像围绕单一需求那样完全重新设计系统。如今的小芯片架构也支持三维设计，使组件制造商能够堆叠组件，从而实现更高的计算密度、更低的数据延迟和更低的功耗。当然，这也带来了更高的成本、更复杂的结构和更大的散热需求。
标准对于确保A公司生产的产品能够与B公司生产的产品兼容至关重要。Chiplet社区和市场虽然仍处于发展初期，但其核心力量稳固，发展势头强劲。Bhatnaga表示，采用UCIe是建立芯片组标准的核心，因此也是扩大芯片组社区规模和范围的关键。他还指出，芯片社区中有些人对采用UCIe持谨慎态度。他说，供应商希望确保他们在UCIe上的投资能够获得回报。
“UCIe的普及对芯片市场来说确实是一件好事，”Bhatnaga说道。“随着UCIe的普及，人们相信，如果他们在芯片上使用UCIe，以后也能在其他项目中与其他合作伙伴一起使用。这确实很有帮助。”
