台积电CoPoS封装：成本降30%，晶圆利用率升至90%

随着玻璃芯基板成为主流，台积电正积极研发 CoPoS（面板级）封装技术，以取代 CoWoS 封装技术，满足不断增长的计算需求。

人工智能和计算需求的不断增长催生了新一代封装技术。英特尔和台积电正积极致力于实现这一目标，而玻璃芯基板将是它们未来发展轨迹的重要组成部分。

据《台湾商业时报》最近的报道，台积电正积极推进CoPoS（芯片封装在基板上的面板）技术，以取代CoWoS（芯片封装在晶圆基板上的面板）。为了实现这一目标，玻璃芯基板发挥了重要作用，这也是这家台湾半导体制造公司加快该技术研发和量产进程的原因。

CoPoS 相较于 CoWoS 的优势已得到充分证实。采用更大尺寸的方形/矩形晶圆（或面板）可以比 CoWoS 的圆形晶圆设计生产出更多的芯片和存储模块。

标准CoWoS晶圆尺寸约为300mm，而CoPoS晶圆尺寸可达750x620mm（如先前披露，台积电还将提供310x310mm和515x510mm的面板级晶圆）。这不仅可以制造更大的计算芯片，还能以降低20-30%的单位面积成本，实现更高的产量（提高晶圆/芯片利用率）。

结合先进的封装解决方案，面板级封装（PLP）可实现大规模多芯片封装。此外，在成本方面，玻璃取代了硅，确保了高产量和低成本的生产。首条CoPoS试点生产线已建成，台湾专家指出，采用玻璃芯基板的CoPoS对于下一代高端芯片填补供需缺口至关重要。

台积电计划在明年实现CoPoS晶圆的量产，试生产预计将于2027年开始，量产目标时间为2028年。采用玻璃芯基板的CoPoS晶圆的量产时间表则定于2030年以后。台积电亚利桑那工厂预计将在2029年至2030年间在CoPoS晶圆的生产中发挥重要作用。

与此同时，台积电也计划将玻璃基板技术应用于目前正在开发的CoWoS芯片，该技术可提供降低成本、提高芯片利用率等多种增强功能。台积电正与Ibiden和群创光电合作开发其玻璃芯基板技术，该技术将采用三层设计，玻璃芯夹在两层ABF层之间。

CoPoS 采用面板级封装，将圆形封装成方形，可将原 12 英寸圆形晶圆的材料利用率从不足 70% 大幅提高到超过 90%，解决了 2028 年后超大型 AI 芯片因光掩模尺寸最大化而导致的几何浪费和成本飙升问题。

这些时间表与英特尔及其合作伙伴此前的说法一致。Amkor Lead 此前曾表示，英特尔的玻璃基板技术将在三年内实现商业化，并且已经展示了采用共封装光学元件的先进面板级解决方案。英特尔正计划将其位于里奥兰乔的工厂打造成为生产这些玻璃芯基板封装技术的“皇冠上的明珠” 。

台积电和英特尔将是未来玻璃基板领域的两大主要参与者。英特尔的晶圆代工业务及其先进的封装解决方案（例如EMIB）已在一些大型客户中得到广泛应用，随着其在玻璃基板技术领域的加速发展，该公司未来将成为晶圆代工业务领域的重要参与者。

与此同时，已有报道指出，AMD 将成为台积电的关键客户，并计划在其面向客户端的 Zen 7 系列产品中使用台积电的 FOPLP（扇出型面板级封装）技术和 1.4nm 制程工艺。FOPLP 和 CoPoS 的应用范围将不仅限于客户端应用，还将在人工智能和计算密集型数据中心市场发挥更大的作用。

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