DTCO可以更好地利用新工艺，提高芯片的性能和可靠性。
2nm GAA工艺相较于三星的较老制造工艺，在性能和效率上有着显著的提升，但该公司的晶圆代工副总裁表示，缩小节点尺寸所带来的益处有限，并认为有必要探索其他替代方案。为了达到这一目的，这家韩国科技巨头提出了一种名为“设计与工艺集成优化”（DTCO）的方法，该方法研究可以应用的改进措施，以增强尖端节点的性能。
在首尔三星洞举行的第八届半导体产学研交流研讨会上，三星电子代工厂副总裁申钟信表示，该行业已经转向DTCO。
DTCO不仅是一个技术概念，更是一种产业协同的体现。它包括了IC设计厂商、EDA工具厂商、半导体设备供应商，以及晶圆代工厂等各方面的协同工作。这种协同优化旨在让设计、工艺和设备更好地配合，以达到更高的性能、更低的成本和更高的良品率。在这个过程中，EDA工具厂商需要与IC设计和晶圆厂保持三方多向合作，提供DTCO所需的工具支持。
“现在，工艺微型化本身只能带来10%至15%的性能提升。随着工艺性能提升达到极限，业界开始关注DTCO技术。在7纳米工艺中，整体性能提升中约有10%是由DTCO带来的。我们预计在3纳米及以下工艺中，这一比例将上升至50%。三星和台积电都设有专门的DTCO团队，并致力于同时进行设计和工艺改进。”
根据The Elec的说法，在DTCO，工程师们审查现有的工艺限制，同时根据设计师的要求探索替代方案，比如特斯拉。通过修改这些过程，可以更有效地放置电池，并减少表面积。三星在之前的迭代中已经采用了FinFET架构，并转向了Gate-All-Around（GAA）结构，从其3纳米变体开始，该变体没有产生足够的产量，但2纳米节点显示出巨大的潜力。
“从N节点到M节点时，性能提升约为15%，面积减少也约为15%。与人工智能（AI）领域不同，该领域性能每几个月就会翻倍，在半导体处理领域，即使是1-2%的差异也非常重要。1-2%的性能差异可能成为工艺选择的标准。”
除了探索其他替代方案，三星正在利用人工智能，试图自动创建新的电池结构，以实现更小的面积并降低功耗。三星电子代工厂高管表示，DTCO将进一步扩展到开发系统过程协同优化（SPCO）和系统设计过程协同优化（SDTCO），这将进一步完善这一流程。
据报道，三星已经完成了其第二代2nm GAA工艺的基本设计，而其第三迭代版本SF2P+预计将在两年内实现。这家韩国代工厂可能已经深入探索了DTCO技术，以开发其2nm GAA工艺的改进版本，这也是它可能推迟1.4nm节点研发、转而致力于提升当前工艺水平的原因，而不是与台积电正面竞争。
DTCO只是半导体行业在后摩尔时代进行系统级优化的一个缩影。为了提升芯片性能和算力，整个行业都在积极探索各种优化途径，包括：
存储器优化：提高存储器带宽和容量，减少数据访问延迟。
芯片架构优化：采用更先进的架构设计，提高并行处理能力和能效。
先进封装技术：通过Chiplet、2.5D/3D封装等技术，实现芯片间的高速互连和异构集成。
当然，EUV光刻等线宽微缩技术仍然非常重要，但系统级优化已成为提高芯片性能的主流趋势。通过识别系统瓶颈并各个击破，半导体行业可以实现整体性能的显著提升。
展望未来，芯片技术发展新趋势随着DTCO等技术的不断发展，芯片设计和制造的界限将越来越模糊。未来的芯片设计将更注重与制造工艺的协同优化，以实现性能、功耗和成本的最佳平衡。同时，系统级优化也将成为芯片技术发展的重要方向，包括：
IC设计思维的转变：从单纯追求晶体管密度转向更全面的系统级性能优化。
System Scaling：通过软硬件协同设计，实现系统级的性能扩展。
芯片系统重构：利用先进封装技术，构建更灵活、可扩展的芯片系统。
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