继这篇文章发布之后，就有业内人士提出，台积电（台积电）CoWoS 现阶段的主力分支 CoWoS-L 已经不是整块硅了。确实，CoWoS-L 采用的也是局部硅桥形式，而英特尔（英特尔）的 EMIB 也是局部硅桥接，那么，这两项技术到底有什么不同？

作为异构集成（Heterogeneous Integration）封装技术的领军人物，台积电与英特尔分别通过 CoWoS-L 与 EMIB 在 2.5D 横向集成，以及 SoIC 与 Foveros 在 3D 空间垂直堆叠，构建各自的封装技术体系。今天，我们就来专门探究一下，在2.5D层面，CoWoS-L 与 EMIB封装技术各自的结构特性、优劣势，以及市场表现。

CoWoS-L：RDL 中介层嵌入 LSI

2.5D 封装的核心在于解决多芯片间的高带宽互连，同时规避传统大面积硅中介层带来的高成本与光罩尺寸限制。尽管 CoWoS-L 与 EMIB 都利用了“局部硅桥”的理念，但二者的底层制造逻辑、结构集成方式，以及由此产生的性能边界都存在着显著的差异。

台积电的 CoWoS-L（Chip on Wafer on Substrate with Local Silicon Interconnect）是其经典 CoWoS-S 技术的进一步演化。该技术不再依赖覆盖整个封装区域的厚重硅片，而是通过在重布线层（Redistribution Layer, RDL）中介层（Interposer）中嵌入被称为 LSI（Local Silicon Interconnect）的微小硅桥芯片来实现核心区域的高密度互连。

结构特性

图：CoWoS-L架构（图片来源：台积电）

图：CoWoS-S 和CoWoS-L（图片来源：The ASME Digital Collection）

在CoWoS-L 架构中，互连与供电被有意识地拆分为不同层级，并通过多种材料体系组合实现，各自承担明确角色。

首先，在芯片之间最关键的互连区域，引入了LSI。这是一种局部使用的硅中介结构，它嵌入封装内部的有机中介层之中，其内部采用多层亚微米级铜布线，用来实现极高密度的 die-to-die 连接。无论是 SoC 之间、SoC 与 chiplet，还是与 HBM 的连接，都可以通过 LSI 灵活实现。本质上，它相当于“局部硅桥”，只在需要最高互连密度的区域使用。值得注意的是，这部分结构沿用了 CoWoS-S 已有的金属层与线宽规格，使其在制造上更容易复用既有工艺，也便于在不同产品之间重复使用。

在更大范围的信号与电源分配上，CoWoS-L 并没有继续采用整块硅中介层，而是转向一种以模塑材料为主体的中介层结构。该结构的核心是一层有机介质，在其上下两侧分别构建 RDL（再布线层）。这些 RDL 由铜导线与聚合物介质交替堆叠形成：上层RDL主要面向芯片侧，负责将来自 SoC、chiplet 及 LSI 的高密度连接重新分布；下层则连接封装基板，承担更大尺度的信号扇出与电源分配。相比硅中介层，这种“双面RDL + 有机介质”的结构布线间距更大，但更适合长距离传输，同时在高速工作条件下具备更低的信号损耗，也有助于实现更大尺寸的封装。

此外，CoWoS-L 特别强调了电源管理的集成。它允许在 SoC 下方进一步集成独立的嵌入式深沟槽电容（eDTC）。这些电容通常贴近芯片放置，直接服务于电源网络，用于改善供电稳定性，降低噪声，并提升对快速电流变化的响应能力。对于功耗波动剧烈的高性能计算芯片而言，这类本地去耦结构尤为关键。根据台积电官方信息与产业资料，CoWoS-L 已将电源体系从传统板级上移至封装内部，通过 RDL 供电网络、eDTC 去耦结构以及 IVR/PMIC，实现面向千安级电流的高密度、低损耗电源传输与管理能力。

整体来看，CoWoS-L 的设计并非依赖单一材料或单一结构，而是通过“局部硅（LSI）+ 有机模塑介质 + 双面RDL + 封装内电源”的组合，将高密互连、大范围布线与电源管理分别交由封装内最合适的材料与层级来完成。在这种分工之下，系统既能够维持接近硅互连的带宽密度，又避免了全硅中介层在成本与尺寸上的限制，从而在带宽、封装规模与功耗之间取得更现实的工程平衡。

CoWoS-L 的制造属于“晶圆厂中心”模式。其工艺流程涉及高度复杂的晶圆级处理，包括 LSI 芯片的嵌入、模制料的填充与平坦化，以及高精度的 RDL 堆叠。由于涉及到多种材料（硅、模制化合物、铜、聚合物）的复合，翘曲控制成为了制造中的核心难题。台积电采用了先进的有限元建模（FE Method）和固化动力学分析，通过优化后固化（PMC）阶段的时间与温度，来降低由于热膨胀系数（CTE）不匹配导致的机械应力。

EMIB：基板嵌入硅桥接

英特尔的 EMIB（Embedded Multi-die Interconnect Bridge）则是另一种完全不同的思路。它是业界首个在有机基板（Organic Substrate）内部实现局部硅桥接的商用技术，自 2017 年起已在服务器级处理器（如 Xeon）和 FPGA（如 Agilex）中大规模量产。

结构特性

图：EMIB 2.5D（图片来源：SemiVision）

首先，EMIB 通过将微小的硅桥直接集成到基板中以实现芯片间互连，从而消除了对大型、昂贵中介层的需求。这种设计简化了结构，并提高了制造良率。其次，由于封装中仅有一小部分包含硅材料，EMIB 最大限度地缓解了由不同热膨胀系数（CTE）材料所引起的热膨胀失配问题。这降低了翘曲风险，并提升了长期可靠性。

在基板层叠过程中，EMIB于特定位置开设空腔（Cavity），将硅桥芯片置入其中并以粘合剂固定，随后在其上方继续构建介电层和金属层。这种“按需放置”的方式，一方面减少了硅面积的使用，降低了制造复杂度与成本；另一方面也使封装在尺寸扩展和芯片组合上具备更高的灵活性。根据英特尔官方描述，这种硅桥内部采用细间距金属互连，可在不使用完整硅中介层的情况下，实现接近硅互连级别的带宽与信号性能。

而且，这种设计不干扰 I/O 信号和电源完整性的全局平衡。在 EMIB 中，只有芯片间的互连线走硅桥，电源和普通信号可以直接通过基板传输，从而实现了更优的垂直供电效率。 

技术演进

英特尔通过持续的技术迭代扩展了 EMIB 的应用场景。

·EMIB-M：

EMIB-M 在硅桥中集成了金属-绝缘体-金属（MIM）电容器，显著增强了电源分配网络（PDN）的稳定性。

·EMIB-T：

而为了应对 HBM 堆栈对垂直供电的极端要求，最新的 EMIB-T 引入了硅通孔（TSV）技术，支持芯片与基板间的垂直互连，同时将微凸点间距从 55μm 缩减至 45μm 甚至更低。根据业内技术媒体对官方路线的解读，该方案强化了电源与信号路径，提升了供电效率与信号完整性，特别针对高带宽存储（HBM）等应用场景进行了优化，能够满足高性能计算系统中不断增长的带宽与功耗需求。

CoWoS-L与EMIB全面技术比对

优劣势解析

CoWoS-L 的主要优势在于其极高的互连密度和信号纯净度。由于其制造过程在晶圆级设备上完成，布线精度极高，非常适合英伟达这种需要将大量计算单元（GPU Die）与 HBM3E 紧密耦合的应用场景。然而，其代价是极高的成本和极其复杂的供应链管理。由于台积电产能大多被英伟达占据，其他客户（如谷歌、Meta）往往面临排队困难。

EMIB 的核心竞争力在于经济性与灵活性。由于硅的使用面积被压缩至极小（仅占封装面积的一小部分），其硅片利用率高达 90%，封装成本大大降低。此外，EMIB 能够更轻松地支持超大尺寸封装，因为有机基板在处理超大面积时的抗翘曲能力优于大面积模制 RDL 结构。

蓝图对比

台积电蓝图显示，CoWoS-L 将在 2027 年左右通过其 Rubin 架构支持高达 9 倍光罩尺寸的封装，并进一步优化 RDL 的金属层数。

英特尔则展现了更激进的尺寸扩张计划。EMIB-M 已支持 6 倍光罩尺寸，预计到 2026-2027 年将达到 8-12 倍。英特尔正在其 18A 平台中全面整合 EMIB 3.5D（EMIB 与 Foveros 的组合），并计划在 2025 年通过“Clearwater Forest”处理器展示下一代高带宽互连能力。

（图片来源：SemiVision）

市场表现对比

CoWoS-L

在当前AI算力需求爆发的背景下，CoWoS-L已成为高端芯片供应链中的关键瓶颈之一。根据台积电管理层公开表述，其CoWoS先进封装产能非常紧张，并已售罄至2025年甚至延续至2026年，供不应求的状况至少将持续至2026年中期。这一紧张状态也得到产业与媒体交叉验证，当前先进封装（尤其是CoWoS）被普遍认为是AI芯片量产的主要限制环节，而非先进制程本身。

从市场需求结构看，AI芯片客户已高度集中并占据绝大部分产能。研究显示，2025年全球约90%的CoWoS产能被少数几家AI芯片公司（英伟达、AMD、谷歌、Amazon）消耗 ，且头部客户通过长期锁定产能进一步强化供给紧张局面 。

英伟达在 Blackwell 及后续 Rubin 架构中，已将 CoWoS-L 作为核心封装平台进行全面采用。最新产业数据显示，Blackwell 与 Rubin 系列均依赖 CoWoS-L 实现多芯片与HBM集成，且英伟达已锁定超过60%的CoWoS产能。与此同时，封装能力本身开始反向约束架构设计，例如 Rubin Ultra 因 CoWoS-L 封装限制从四die调整为双die结构，显示先进封装已从配套技术转变为系统级设计的关键边界条件。

在供给侧，台积电正进行大规模扩产，但短期仍难缓解瓶颈。公开资料显示，其CoWoS产能正从2024年的约3.5万片/月提升至2026年10万片/月以上，甚至更高目标区间。尽管如此，行业普遍认为产能利用率已接近或达到100%，需求仍持续超出供给。这一矛盾也推动台积电加速全球布局，包括在美国规划先进封装产线，以缓解地理与产能集中风险。

EMIB

相比之下，EMIB 正在成为大型云服务提供商（CSP）自研 ASIC 的理想选择。谷歌计划在 2027 年的 TPU v9 中采用 EMIB，Meta 也在考虑其 MTIA 加速器的 EMIB 适配方案。这种趋势反映了市场对于“高性能但低成本”封装方案的渴望，尤其是在北美地区，本地化生产的要求也为英特尔的 IFS（代工厂服务）提供了地缘政治优势。可以这样理解，倘若一项封装项目无法通过台积电来完成，那么英特尔便顺理成章地成为了美国本土最值得信赖的备选方案。究其原因，英特尔是极少数几家真正在美国本土拥有先进封装产能布局、且其技术平台专为承载大型异构AI芯片封装需求而设计的企业之一。英特尔首席财务官 Dave Zinsner曾明确指出，封装业务是一项非常好的业务，其增长动力来自人工智能专用集成电路（ASIC）的需求，收入潜力远超10亿美元。

AI芯片的竞争重点，正在从单颗芯片性能，转向整体系统如何把多颗芯片高效地整合在一起。先进制程依然关键，但在模型规模、HBM容量、芯片互连、功耗密度、延迟以及光罩尺寸等约束逐渐收敛的背景下，系统级集成的作用变得越来越重要。

结语

英特尔的思路很清晰：与其硬刚晶体管微缩工艺，把所有功能硬塞进单个超大单片芯片中，不如通过 chiplet 架构，把不同制程和功能模块拆分组合，在封装层面完成高效集成。这样既能绕开光罩尺寸的限制，也更容易在功耗、带宽和系统扩展性之间取得平衡。像 EMIB 和 EMIB-T，本质就是为更大尺寸封装和更灵活的异构集成服务的。在这条道路上，英特尔正全力推广其先进封装产品组合，包括EMIB、Foveros 2.5D、Foveros Direct 3D，以及面向大型 AI / HPC 的 EMIB-T。

CoWoS-L 和 EMIB 的竞争，本质上是两种路线的分野：一边强调把带宽和性能推到极限，另一边更看重成本效率和架构上的可组合性。台积电目前凭借对头部AI客户的绑定占据上风，而英特尔则通过代工业务开放和更大的封装扩展能力，在ASIC市场逐步追赶。