随着 AI 算力需求爆发式增长，芯片尺寸持续做大，传统 12 英寸晶圆封装已经逐渐逼近物理极限，台积电 CoPoS 技术顺势浮出水面，成为业界高度关注的下一代解决方案。与此同时，这场从圆形晶圆向方形面板的封装形态变革，还将带动制造工艺、生产设备、材料体系全方位重构，上下游供应链也将迎来新一轮需求爆发。
台积电CoPoS浮上台面，成为产业高度关注的下一世代解决方案。图源：先探杂志
近些年，摩尔定律逐步逼近瓶颈，半导体行业的发展重心，已经从单纯的纳米制程工艺微缩，慢慢转向先进封装技术突破。随着云服务厂商对大语言模型训练需求持续攀升，AI 加速芯片的设计趋势已经确定：必然要集成更多计算核心、搭配更大容量的高带宽内存（HBM）。在这种架构迭代趋势下，单颗芯片的性能提升空间日渐受限，如何在封装层面实现高密度互联和系统集成，成为拉动算力持续扩容的核心关键。
在此行业背景下，CoWoS（晶圆上芯片再封装基板）已经成为当前最具代表性的先进封装技术之一。从结构来看，CoWoS 可以拆成两个核心环节：第一步是 CoW（晶圆上芯片），把多颗芯片（如 GPU、HBM）通过微凸块工艺贴装在硅中介层上；第二步是 WoS（基板上晶圆），再把完成互联的整片晶圆结构，贴装到封装基板（多为 ABF 基板）上。通过这种分层集成方式，CoWoS 能在硅中介层上实现远超传统基板的布线密度，让逻辑芯片和内存之间搭建海量、高速的信号传输通道。
从圆到方封装平台大转变
这套架构的核心优势，是把原本受限于单颗芯片尺寸、IO 接口数量的硬件系统，通过中介层整合成高带宽、低时延的集成模组。尤其在 AI 和高性能运算场景中，HBM 与计算芯片之间往往需要上千路以上信号互联，而 CoWoS 具备的高密度重布线层（RDL）能力，让它成为目前技术最成熟、已经实现大规模量产的主流方案。
但这套方案也存在天然的结构短板：第一，硅中介层受晶圆尺寸、光刻掩模版规格限制，封装面积的扩容空间十分有限；第二，硅基工艺本身成本偏高、产能存在瓶颈，在 AI 需求暴涨的背景下，供需矛盾越发突出；第三，ABF 封装基板的供货能力和最大尺寸也有上限，进一步制约了整套封装系统的扩展空间。
正是在技术瓶颈和产业供需的双重压力下，CoPoS（面板上芯片再封装基板）应运而生，被视作先进封装架构重要的升级演进方向。它最核心的变化是制造平台切换：从传统以圆形晶圆为核心的生产体系，转向以方形面板为载体的封装模式。
用方形面板 RDL 替代传统硅中介层，最大优势是能大幅提升单次工艺的加工面积。相比 300 毫米晶圆，目前行业研发的面板 RDL 主流规格主要有三类：310×310 毫米、515×510 毫米、750×620 毫米。单批次可以同时生产更多封装单元，直接拉低单颗封装的制造成本。
简单来说，方形面板的排版利用率远高于圆形晶圆：圆形晶圆面积利用率仅 65% 左右，方形面板能提升至 95%，大幅减少边缘区域材料浪费，对大尺寸 AI 芯片适配性尤其好。以英伟达 B200 芯片举例，12 英寸圆形晶圆只能排布 4 组封装单元，换成同规格方形面板，保守估算可以做到 9 至 16 组。从面积倍数来看：510×515 毫米方形面板，可用排布空间是 12 英寸晶圆的 4.5 倍；600×600 毫米面板可达 6 倍；700×700 毫米面板更是能达到 8 倍。
从技术原理来讲，CoPoS 并不是简单把 CoWoS 原有工艺照搬放大到面板尺寸。它最大技术难点之一，是用面板级 RDL替代硅中介层，实现同等水平的高密度互联。CoWoS 的硅中介层可以做到 5～8 微米的线宽线距，而当前主流面板级工艺只能做到 8～15 微米，两者还有明显差距。这种差距会直接影响 IO 接口密度和信号传输性能，在 HBM 与逻辑芯片需要大量高速互联通道的场景中，影响会更加明显。所以 CoPoS 后续发展的核心，就是持续把面板 RDL 工艺做细、缩小线宽线距，同时通过架构和布局设计优化，弥补互联密度上的差距。
CoPoS 有望破解 AI 芯片产能瓶颈
除了互联密度，工艺精度和材料稳定性也是面板级封装的核心难题。面板多采用有机基材，热膨胀系数远高于硅材料，在多层制程叠加高低温循环工况下，很容易出现面板翘曲变形。而且面板尺寸越大，翘曲效应越明显，会直接影响光刻对位精度，进而限制工艺能做到的最小线宽和孔径。反观传统晶圆工艺，在对位精度控制、材料稳定性上已经高度成熟。因此，CoPoS 要实现规模化落地，必须依托高精度面板光刻设备、低膨胀系数基材，再搭配更严苛的制程管控技术。
来源：工商时报，侵删
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