2纳米以下先进制程竞争正从晶体管微缩延伸至背面供电架构。
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当先进制程进入2纳米以下，晶体管继续缩小已不再足以单独支撑性能与能效提升，供电网络本身正在成为新的工艺瓶颈。英特尔、台积电和三星电子均把背面供电纳入下一代先进节点路线：英特尔率先在Intel 18A上将PowerVia导入商业化量产，台积电A16以Super Power Rail（SPR）背面电轨方案强化高性能计算设计，并强调与既有设计方法的兼容性；三星电子则计划在2027年以SF2Z导入优化后的背面供电网络（BSPDN）。竞争焦点因此从“谁先做出来”，逐步转向谁能在性能、功耗、面积（PPA）、良率、设计迁移成本以及EDA/IP生态之间取得更好的综合平衡。
为什么背面供电成为2纳米以下关键技术
传统芯片的电源线和信号线都集中在晶圆正面金属层。随着制程持续微缩，布线间距越来越小，电源网络与信号网络开始争夺有限的金属层资源。一方面，更窄的金属线会带来更高电阻，使电压降（IR drop）与瞬态压降更加严重；另一方面，供电线路占用过多正面布线空间，会压缩高速信号的路由自由度，最终限制频率、密度与能效。对于数百瓦甚至更高功耗的AI和高性能计算芯片，这种问题比移动芯片更加突出。
背面供电的核心思路，是把部分或主要供电网络从晶圆正面移至背面，让正面金属层更专注于信号互连。这样既能缩短电源路径，降低供电电阻和压降，也能释放布线资源，提高标准单元利用率和逻辑密度。但这项技术并不是简单“把电源线搬到背面”。标准单元、接点、金属层、供电轨和物理设计流程都可能需要调整，客户现有IP库、标准单元库以及版图验证流程也可能受到影响。因此，真正决定商业化难度的，不只是工艺能否实现，更是客户需要付出多大的重新设计成本。
英特尔PowerVia率先量产，证明背面供电具备商业可行性
在三家厂商中，英特尔最早把背面供电带入商业化先进制程。Intel 18A同时采用RibbonFET全环绕栅极晶体管与PowerVia背面供电，Panther Lake已在2025年进入生产，Clearwater Forest服务器处理器则把18A进一步推向数据中心场景。英特尔官方资料显示，PowerVia通过释放正面金属层并改善供电完整性，在特定设计中可实现最高约11%的区块面积压缩；针对AI/HPC设计，英特尔还披露背面供电可带来最高约10%的单元利用率改善和约4%的等功耗性能提升。
英特尔的先发优势在于，它率先证明了GAA与背面供电可以同时进入高量产，而不是停留在研发线或测试晶圆阶段。不过，原文也指出，PowerVia早期开发需要调整引脚数量、金属间距以及标准单元架构，这暴露出新供电结构对设计生态的冲击。因此，英特尔解决的是“背面供电能不能量产”的问题，而台积电A16试图进一步回答另一个更贴近客户的问题：能否在获得背面供电优势的同时，尽量减少设计方法与既有IP的迁移摩擦。
台积电A16强调设计延续性，降低客户迁移成本
台积电A16将纳米片晶体管与Super Power Rail（SPR）背面电轨结合，目标于2026年下半年生产就绪。与传统正面供电相比，A16把供电线路移到晶圆背面，并通过背面接点把电源更直接地送至晶体管源极和漏极区域。台积电官方强调，其背面接点方案能够维持与传统正面供电相近的闸极密度、版图尺寸以及元件宽度调节弹性，这意味着客户可以在较少破坏现有设计方法的情况下获得背面供电收益。
从公开指标看，相比N2P，A16在相同工作电压下目标速度提升8%至10%，在相同性能下降低15%至20%的功耗，晶片密度最高提升至1.10倍。这些数字使A16尤其适合AI与高性能计算芯片，因为这类芯片既需要复杂信号布线，也需要高密度供电。更重要的是，A16的商业意义不只在PPA数字，而在于台积电试图降低客户从N2/N2P向背面供电架构迁移时的重设计、验证和IP重用成本。
对于英伟达、超威半导体、博通以及大型云服务商的自研加速器而言，先进节点的开发费用已经极高。如果导入背面供电必须大规模重构标准单元、时钟网络和物理实现流程，即使芯片性能提升，项目周期和验证风险也可能抵消部分收益。因此，在埃米时代，代工厂之间的竞争正在从“工艺参数领先”扩展为“工艺与设计生态共同优化”。
英特尔、台积电与三星电子背面供电路线对比。
数据来源：企业公开资料及DIGITIMES
三星电子SF2Z选择“先成熟GAA、再叠加背面供电”
三星电子的路线与英特尔不同。三星早在2022年就开始量产3纳米GAA工艺，随后把GAA扩展至2纳米，并计划在2027年通过SF2Z加入优化后的背面供电网络（BSPDN）。这种策略的逻辑是先积累GAA晶体管制造经验，再将背面供电叠加到相对成熟的晶体管平台上，从而降低同时导入两项重大架构变化的制造风险。
三星官方确认，SF2Z通过把电源线移至晶圆背面，缓解电源线与信号线之间的布线瓶颈，并显著降低IR drop，从而改善PPA和高性能计算设计表现。原文援引产业资料给出约8%性能提升、15%能效改善以及最高17%面积缩减的目标，但三星官方公开资料并未披露这组具体百分比。因此，这些数字更适合作为产业端目标参考，而不应直接视为三星已经正式确认的量产指标。
三星的潜在优势在于GAA量产经验和存储器、逻辑制程、先进封装的垂直整合能力，但其挑战同样明确：SF2Z计划在2027年量产，时间上晚于Intel 18A和台积电A16。能否通过成熟GAA经验缩短BSPDN爬坡周期、提升良率并获得大型AI客户导入，将决定三星能否把技术路线转化为实际代工份额。
第二轮竞争：PPA之外，EDA、IP与标准单元成为胜负手
背面供电进入量产后，先进制程竞争的规则正在改变。过去客户主要比较节点名称、晶体管密度、频率和良率；现在，GAA、背面供电、先进封装以及周边EDA、IP、标准单元与物理设计流程已经无法单独评估。同一项背面供电技术，如果需要客户重做大量IP和验证流程，其总体拥有成本可能明显高于看起来更保守但迁移路径更平滑的方案。
尤其是AI芯片设计周期越来越短，客户往往要求新一代产品在一到两年内完成架构升级、流片与量产。背面供电如果能够降低IR drop、释放信号布线资源并提高单元利用率，就能直接改善高功耗芯片的频率与能效；但如果设计工具、IP模型和标准单元生态跟不上，芯片公司仍需要投入大量工程资源重新验证。因此，台积电强调设计延续性、英特尔强化18A生态工具支持、三星推进SAFE设计生态，本质上都在争夺“客户导入成本”这一隐性指标。
产业观察：埃米时代竞争从晶体管微缩转向系统级工程
2纳米以下的制造竞争已经很难用单一节点数字概括。GAA解决的是晶体管静电控制与缩放问题，背面供电解决的是供电与布线瓶颈，先进封装则负责把计算芯粒、I/O芯粒和HBM整合为完整系统。对AI/HPC客户而言，真正关心的是这些技术组合后能否在可接受的成本、良率和设计周期内兑现PPA收益。
英特尔的优势是率先将PowerVia推向量产，台积电A16试图以SPR和背面接点降低客户设计迁移成本，三星电子则希望利用多年GAA经验在2027年切入。下一阶段三家的胜负不会只取决于谁率先达到某个节点，而是谁能让客户以更低的设计摩擦获得更高性能、更低功耗、更小面积和更稳定的量产良率。在AI芯片功耗持续上升、信号与供电密度不断增加的背景下，背面供电正从可选创新变成埃米时代先进逻辑平台的核心能力之一。
