芯粒经济需要标准、组织和工具—— 而这正是问题所在。芯粒有望像 40 年前的软 IP 那样，大幅提升半导体的功能和生产效率，但要实现这一目标，还需诸多要素协同发力。这需要一个生态系统，而当前的生态系统还非常初级。如今，许多企业已触及掩模版限制，被迫转向多裸片解决方案，但这并未催生即插即用的芯粒市场。这些早期系统无需遵循标准即可运行，也不会追求标准化带来的收益。从设计角度看，它们仍在构建一个大型系统。“芯粒的核心思路是分而治之，” 西门子 EDA 公司 Tessent 硅测试解决方案 DFT 流程产品经理 Vidya Neerkundar 表示，“这种方式能加快开发速度，还能带来良率提升等诸多好处。但当你采用分而治之的策略时，就必须考虑其他问题。解决了一个问题，又会冒出新的问题。你不断转移问题，疲于应对。”对于这些新问题的理解仍在不断深化。“我们知道如何制造标准芯粒，” 美满电子定制解决方案技术副总裁兼首席技术官 Mark Kuemerle 说，“高带宽存储器（HBM）就是个例子，也是目前唯一的标准芯粒。它由 JEDEC 定义 —— 标准明确了其 x、y 维度和连接方式，任何企业都能制造与之兼容的产品。要让开放式芯粒市场运转起来，必须达到同等严格的标准。这看似不是什么突破性概念，但实际上极具颠覆性。如果能做到这一点，共享就会成为可能；若将这一理念应用于 3D 领域，潜力更是惊人！如果我们能标准化堆叠中可能用到的串并转换（SerDes）IP 的引脚布局，或者无线或航空航天领域的数据转换器引脚布局 —— 且有足够多的企业愿意协同推进 —— 就能实现这些布局的标准化。这样一来，设计师在构建连接所有部件的基底裸片时，就能固定其设计，再围绕它开发其他所有部件。这确实能推动 3D 集成设计的普及。”关键在于，必须有足够多的企业达成共识。“核心问题是‘行业的具体需求是什么？’” 弗劳恩霍夫研究所自适应系统工程部高级混合信号自动化组经理 Benjamin Prautsch 表示，“很多企业都在相互观望。需要有企业挺身而出，协调各方利益，努力找到共同基础。解决问题的关键之一是在生态系统中找准正确的发展方向。”这可能比一些人期望的要耗时更长。“标准仍在演进中，” 楷登电子 SSG 产品市场总监 Mayank Bhatnagar 说，“像 UCIe 这样的标准已获得全行业采用，我相信它会得到推广，但还需要几年时间。我预计未来 3 到 5 年不会实现，到 2030 年代才可能出现行业标准芯粒。”所需标准封装、测试、设计、功能通信、实现级互连等都需要标准。目前，各家企业都有自己的标准。“现在有点像‘狂野西部’，” 安森美产品市场总监 Marc Swinnen 说，“这也并非坏事，允许百花齐放。但问题是该选择哪种封装技术？可选方案太多了。每家 OSAT（外包半导体封装测试企业）都有自己的技术版本，甚至衍生出多种变体，但并非所有技术都能成为主流。这个市场迟早会经历洗牌。没人想押错宝，困在无人问津的小众技术里。行业需要整合。”封装正逐步向半导体行业的规范化靠拢。“对于中介层，顶级晶圆厂和 OSAT 对规则和技术参数的定义各不相同，” 新思科技工程副总裁 Abhijeet Chakraborty 表示，“这些参数对于通过中介层进行裸片组装至关重要，但目前各方的参数和标准都存在差异。在物理验证流程方面，他们开发的方法和范式也各不相同。希望所有这些都能逐渐规范化，这会大有裨益。我们正处于一个充满巨大而令人兴奋的变革时期。从晶圆厂到垂直整合企业的架构师，再到 EDA 和标准化领域等，整个生态系统都在解决许多有趣且重要的问题。变化非常迅速，尽管看似繁杂，但这是实现规模化 3D-IC 大众开发解决方案之前的必经之路。”虽然每项标准都可能有所助益，但需要形成足够的规模。“英特尔发起 UCIe 联盟时，业内曾满怀期待，” 美满电子的 Kuemerle 说，“有了裸片到裸片的接口，大家都认为芯粒将迎来爆发。但实际上一切并未改变，原因是还需要解决很多其他问题。将这些部件连接起来存在诸多复杂性，比如测试。必须想办法让芯粒之间能够通信，以确保对所有芯粒都有良好的测试覆盖率。”相关标准正在制定中。“上世纪 90 年代，IEEE1149.1 标准规定了芯片与电路板的连接方式，” 西门子的 Neerkundar 说，“当时还有一种语言 ——BSDL。现在有了 IEEE 1838 标准，描述了 PTAP/STAP 类型的机制，适用于 3D-IC 堆叠，也可用于 2.5D。其他标准也在推进中，比如 IEEE P3405 标准，涉及互连测试与修复。如果自主设计，该如何处理这些问题？还有 P1838A 标准，涉及 3D-IC 的边界扫描接口。”所需标准的清单还在不断增加。“在静电放电（ESD）方面，我们遵循 IEC 61000 标准，” 安森美产品经理 Takeo Tomine 说，“该标准定义了机器模型、人体模型和带电器件模型。从芯片到模块再到系统，每个电气工程师都必须遵循这些标准。在芯片层面，他们确实会遵循相关指导，晶圆厂也已制定与这些标准对齐的设计规则手册，并设定了特定限制。”标准往往会回避一些行业发展方向尚不明确的问题。“标准会避免定义那些可能存在巨大差异的内容，” 楷登电子的 Bhatnagar 说，“例如，UCIe 并未定义通道的实现方式。英特尔是创始成员，拥有 EMIB 技术，但标准并未强制要求使用任何特定技术。它仅定义了通道的相关参数，如电压传输函数（VTF）和串扰规范。我们已看到一些特殊通道的设计符合要求，但其形态与标准最初设想的大相径庭。”一些问题仍未解决。“目前还无法定义插座，”NHanced 公司总裁 Robert Patti 说，“我们可以定义电源、接地和物理接口的间距，但无法定义电压。可以在每个迷你 tiles 中定义电源环，然后在 tiles 内部、各层之间设置信号。让企业坐在一起就电源等物理要求达成共识或许是可能的，但逻辑协议却各有不同。如果要在两组电路之间叠加某种逻辑协议，我不想花费时间延迟，不需要同步，不想增加电路，当然更不想增加延迟或功耗。”这就引出了一个显而易见的难题。“挑战在于，行业既想要标准化，尽可能实现统一，又不想承担额外开销，” 弗劳恩霍夫研究所的 Prautsch 说。与软 IP 一样，芯粒也需要一系列配套交付物，才能实现成功集成。“我们需要哪些模型？” 西门子中央工程解决方案总监 Pratyush Kamal 问道，“行业正试图填补一个巨大的空白。台积电有自己的 3D Blocks 语言，并正努力通过 IEEE 将其公开。开放计算项目（OCP）也在开展类似工作，但即便如此，他们也尚未完全定义所有必要内容。以跨两个裸片的混合信号电路 3D-IC 为例，交付这种芯粒时，除了物理形态，还需要提供与整个堆叠相关的 SPICE 网表以进行完整仿真。大多数时候，进行芯粒集成时，并不一定需要深入了解芯粒内部。我们会进行抽象，只关注接口边界，但有些分析需要向组装商和封装设计师公开芯粒的完整视图。”组织层面的挑战为迎接基于芯粒的生态系统，企业必须审视自身组织架构并做好准备。“大多数大型企业都已启动项目，着手提升 3D-IC 技术水平，” 安森美的 Swinnen 说，“他们需要重组。封装团队、热管理团队、可靠性团队各司其职，芯片设计团队更是独立运作。而 3D-IC 需要所有这些团队紧密协作，甚至在原型设计阶段就应如此。企业的组织架构尚未为此做好准备，需要对团队和管理职责进行内部调整，以汇聚必要的专业知识。”开发流程也必须改变。“在布局规划阶段，就必须考虑将功能拆分到多个裸片上，”Bhatnagar 说，“层级划分方式正在改变，否则就会出现问题。比如，可能无法利用本可采用旧工艺节点的部分设计，或者导致两个裸片之间需要极高的带宽。通过更好的布局规划或谨慎的划分，这些问题本可避免。进行层级拆分时，必须思路清晰。这会影响裸片间的数据传输量、发热情况、间距要求以及可容忍的延迟。只有通过细致的架构规划，才能将这些影响降至最低。”测试受到的影响极大。“不能在组装后再进行测试，因为必须在组装前确保所有部件都是已知良好的，”Neerkundar 说，“需要在晶圆级进行测试。这意味着这些裸片上需要有某种接触机制，即便堆叠中的裸片引脚不会作为封装引脚引出。但在晶圆测试阶段，必须能够与裸片通信。行业称之为牺牲焊盘 —— 裸片上有常规的 C4 焊球或标准焊盘间距，用于连接和接触以进行晶圆测试。但这些焊球和间距比堆叠组装后使用的微焊球更大。需要同时通过牺牲焊盘和标准焊球两种路径进行测试。组装完成后，必须通过微焊球重新测试。”行业自身也需要协同组织。“要在特定应用领域推广芯粒，必须有足够多的企业致力于其成功，”Kuemerle 说，“如果 8 家企业 ——4 家 3D 芯粒用户和 4 家开发者 —— 联合起来，在标准组织中用三年时间就引脚布局、电源分配、信号引脚分布、数据速率等所有细节进行讨论并达成一致，那么目标就可能实现。他们必须进行极为细致的审查。内存领域已经做到了这一点，其他应用领域也可以。”工具与流程目前，只有垂直整合企业在进行异构集成，这是有原因的。“这类设计极为复杂，”Kuemerle 说，“开展基于芯粒或 3D 技术的项目时，我们会创建完整的验证环境。如果能掌控所有输入，就能确保实现目标，确保各部分之间具备所需的功能。已有工具在开发中，但目前尚无工具能无缝实现这一点。必须构建定制化环境，才能并行开展这些开发项目。物理实现也是如此。我们仍在检查，确保裸片之间能够良好匹配，因为必须通过基底裸片和中间裸片向顶层芯片提供所有必要信息，还必须确保连接正确。可以借助工具辅助，但还需要另一层面的定制化检查以确保成功。”当所有部件协同设计时，就能构建相应的流程。“多芯粒集成需要系统级协同设计，”Rapidus 设计解决方案公司现场首席技术官 Rozalia Beica 说，“这需要热模型、功率模型和互连模型。这些模型支持芯粒、封装和衬底的同步设计与集成，确保精确的热管理、功率管理以及芯粒间可靠的通信。”这些芯片不需要标准流程。“我们有很多客户在进行 3D 设计，都是自主开发的，”NHanced 的 Patti 说，“他们使用标准工具，但所有考量都是手动完成的。他们编写脚本，临时设计修复冗余方案，决定如何筛选部件以获得已知良好裸片。所有这些都是手动操作，虽然用到了 EDA 工具，但这些工具与 2D 工具无异。我们有很多基于经验的经验法则。EDA 工具在高性能计算复合体、加速器领域有一定基础，因为它们都聚焦于 UCIe 接口。虽然有一定的标准化趋势，但客户群体仍然很小。”要形成开放式芯粒市场经济，必须打破这些关联。“当芯粒来自不同供应商时，就需要进行系统级分析，” 新思科技的 Chakraborty 说，“这意味着需要与这些芯粒相关的分析模型，例如芯片热模型。同样，还需要用于 IR（电压降）和 EMIR（电磁干扰与电压降）分析的功耗模型。此外，还有一大类应力和热机械应力需要分析，而这无法在裸片层面完成。那么，当混合搭配不同供应商的裸片和解决方案时，如何在系统级进行这些分析？安全性也很重要，尤其是在复用其他供应商的芯粒和解决方案时。如何确保芯片的安全性和完整性？所有这些都至关重要，必须可靠地协同发挥作用。”行业必须明确芯粒供应商应提供哪些信息，以及可以隐瞒哪些信息。“我们有一些模型，能够在不泄露焊球下方信息的情况下，定义每个焊球的电压降，”Bhatnagar 说，“与任何 IP 一样，人们总会担心模型中泄露过多信息。同时，模型也需要足够精确。初期，企业会在封闭生态系统中合作，信任生态伙伴会正确使用模型。随着模型成熟，它们将足够详细，同时又不会泄露核心技术。就像供需关系一样，模型的生成和使用将同步推进。这就是为什么我认为未来 3 到 5 年不会形成芯粒市场。并非企业没有能力开发裸片 —— 我们有完整的 3D-IC 集成工具，能够读取所有模型并进行分析。工具和模型定义都已存在，但信任需要时间积累。”目前，没人能列出所有必要的文件或模型。“我们目前正在整理工具和接口文件格式清单，以便了解设计在合作伙伴之间移交时可能面临的挑战，”Prautsch 说，“关键是接口挑战。必须从双方角度考虑 —— 封装设计企业和芯片设计企业必须了解彼此的设计领域。”一切都在逐步整合。“不能说只需要开发工具或只需要制定标准，两者必须协同发展，”Neerkundar 说，“需要有标准，也要有支持标准的工具。这样，行业才能实现自主设计芯粒、采购芯粒、从不同供应商处独立组装芯粒，进而打造独特产品。但目前我们还未达到这一阶段。”*原文链接：Development Flows For Chiplets*原文来源：SEMICONDUCTOR ENGINEERING芯启未来，智创生态湾芯展2025与您相约！
