芯粒异构 · 封装重构 | IDAS 2025设计自动化产业峰会——“Chiplet与先进封装”论坛精彩回顾

谈玲燕女士在报告中系统阐述了Chiplet技术背景下，EDA面临的机遇和挑战。

她指出，基于Chiplet技术的异构集成系统要求EDA能够支持2.5D/3D等多种先进封装工艺、支持高密度互联及模块化设计方法、实现跨尺度多物理场仿真及系统级功耗与热管理、接口协议与生态标准化、实现全流程协同优化等。华大九天已布局先进封装和3DIC领域，推出涵盖设计、验证、仿真的全流程工具链，支持Interposer、TSV、混合键合等关键技术，显著提升设计效率并支持跨工艺协同。未来EDA将迈向“白盒化”，实现架构探索、多维度仿真与全链路优化，并需与产业链协同推进标准制定与AI集成，以全面赋能下一代异构集成系统。

贾平昊先生在报告指出，面对Chiplet架构下高密度集成带来的信号与电源完整性分析挑战，传统电磁仿真方法因几何尺度跨度过大、网格生成复杂及计算规模庞大而难以满足效率和精度需求。

为提升仿真效率并充分利用客户算力资源，九同方提出了基于区域分解的嵌入式并行求解方案。该方案可以显著降低计算复杂度和内存占用。贾平昊同时强调，电磁仿真需贴近工程实际，将场求解结果映射至物理结构与电路行为，帮助用户快速优化设计。未来，进一步结合AI技术有望实现更智能、高效的仿真优化，真正达到“加装电梯”式的性能跃升。

蒲菠先生在报告中系统阐述了智算时代芯片技术在制程工艺、高速系统信息传输、功耗、先进封装工艺等方面面临的挑战。尤其在高速、高密度互联的Chiplet系统中，凸点分布不均匀、串扰、阻抗不连续、电源噪声及热应力等问题严重影响系统性能和可靠性。他指出，国产EDA在工具链完整性和生态成熟度方面仍面临差距，亟需产业链协同合作，推动关键技术自主创新，以实现高水平科技自立自强。

赵毅先生在报告中系统阐述了先进封装半导体产业的发展趋势，以及2.5D/3D Chiplet技术背景下EDA在设计、测试、仿真等领域面临的挑战。多芯片堆叠不仅带来工艺、互联和架构层面的根本性变革，还显著提高了对设计协同、仿真验证和测试的要求，这需要一种全新的设计范式，从架构、物理实现到仿真验证进行全面重构。硅芯科技推出3-Sheng平台涵盖从早期架构探索、多工艺协同优化、高密度互联规划，到系统级仿真与测试的全流程支持。针对3D堆叠特有的缺陷机制与测试挑战，平台还集成了符合新兴标准的测试生成与修复能力。

马祖辉先生在报告中提出，计算机辅助工程（CAE,Computer Aided Engineering)以理论建模和模拟计算为主，能够替代物理实验。随着芯片集成度提高与先进封装技术发展，多物理场仿真已成为应对散热、应力及电磁可靠性挑战的关键工具，CAE发挥了越来越重要的作用。云道智造开发了覆盖芯片至系统级的电子散热、晶体生长及应力-电磁耦合等专用工程模块，旨在通过国产CAE工具链，为芯片与封装设计提供高精度、高效率的多物理场解决方案。

王刚先生在报告中指出，在当前算力需求飞速增长的背景下，通过先进封装开展多芯片集成拼接降低成本，是半导体前道和后道大厂相向而行的必然，而晶上集成可以有效利用现有工艺并发挥算力最大化。由于国内在芯片制程、基板工艺等方面与国际先进水平存在差距，本土化集成不得不面对芯片尺寸更大、布线密度偏低等现实约束。电科58所团队聚焦于基于有机基板的晶圆级系统（SiP/SOW）集成技术开展技术创新，并开发出面向多种应用的晶上系统、封装专用大模型等产品。

陈锴先生在报告中提出，目前行业主流的Chiplet系统类型包括基于差异化内存访问需求的同构Chiplet系统，以及计算加速Chiplet、I/O拓展Chiplet、Hub式多Chiplet的异构系统，并已逐步衍生出多种变体系统。由于Chiplet产业正处于从半开放协作向多源开放市场过渡的关键阶段，无论同构还是异构系统，都需要依靠统一的接口标准和架构框架来规范各功能子系统间的协作，确保数据路径与通信模型的一致性，从而避免兼容性问题，实现Chiplet的跨项目复用与快速拼装。Arm®芯粒系统架构（CSA）标准提供了加速Chiplet应用所需的通用框架，以提高多个供应商之间的组件复用率。

钟锋浩先生在报告中系统阐述了基于Chiplet技术的多芯片异构集成系统对测试流程、设备及方法提出的新挑战。

与传统单芯片测试相比，Chiplet因集成度高、功耗大、引脚数量多及热管理复杂，需引入测试左移策略。测试设备需应对数千安培级大电流供电、高精度动态响应、数千至数万引脚互联，以及高效散热（如ATC散热能力需达数千瓦）等严苛要求，还需支持光-电-硅多维异构环境下的协同测试。同时，封装体翘曲、多区温度控制及高速信号测试也成为关键难点。作为国内领先的测试设备企业，长川科技通过开发高性能探针台、分选机和测试机等全流程装备，支持多芯片堆叠场景下的高可靠测试，为产业链自主化提供了重要支撑。

上官英俊先生指出，在Chiplet技术背景下，设计方法需从单芯片走向系统级，在统一设计环境中协同多工艺节点芯片，建立高精度跨尺度互联模型（如RLGC与电磁混合建模），实现多芯片系统级仿真与测试，并重构原有设计流程以支持早期仿真反馈与多工具数据交互。面对设计规模与复杂度的量级上升，行业亟需建立面向3DIC设计的标准与数据底座，以支撑跨领域、大容量数据互通与生态协作，以支撑未来万亿级晶体管集成系统的设计与实现。亿方联创作为国内EDA企业，正致力于自主工具研发与底层平台构建，重点围绕3DIC数据集成、系统级仿真增强与跨层级协同优化等进行技术突破，以推动国产芯片在Chiplet时代实现高效、可靠的设计与创新。