Chiplet，真的如愿了吗

有一个稳定的鼓点在过去五十多年里一直推动着技术领域向前发展，那就是摩尔定律。它之所以被称为摩尔定律，是因为它是由英特尔的联合创始人戈登·摩尔（Gordon Moore）早在1965年提出的，尽管它并不是什么自然法则，而是一个最终实现了的行业预言。根据这一定律，硅芯片中的晶体管数量每两年就会翻一倍，从而带来计算能力的提升和相应价格的下降。

然而，如今那个鼓点听起来正变得越来越微弱。随着半导体制造厂商在工艺节点上冒险迈进3纳米和2纳米的领域，他们正开始触及原子物理学所设定的极限。我们现在面临的问题不再是工程学问题——而是物理学问题。

也许更重要的是，它打破了设计半导体的财务框架。制造将所有组件都生产在一条连续硅片上的巨大单体（Monolithic）芯片，在经济上已经变得不可行。

为了推动行业进一步发展，芯片制造商不得不彻底革新处理器的架构。他们想出的解决方案是一项绝妙的创新，它威胁（颠覆）了我们所知道的关于硬件工程的一切：晶粒（Chiplet，亦称小芯片）。半导体的未来不再基于单一的芯片，而是基于多个像乐高积木一样的碎片。

要真正理解为什么整个半导体行业都在转向晶粒（Chiplet），你必须看看制造传统芯片的物理和财务障碍。

多年来，基准处理器设计的哲学一直是片上系统（SoC）。在这里，处理核心、图形处理单元、内存控制单元和输入/输出接口都制造在单块巨大的芯片上。在晶体管体积更大、制造成本更低的时代，这样做当然非常有意义。各部件彼此非常接近，从而实现了零数据传输时间。

但随着人工智能、模拟和巨大数据中心推动对计算能力的需求激增，芯片设计师试图在那些微小的硅片上塞入更多东西。其结果是芯片体积在物理上变得越来越大，直到达到了所谓的“光罩极限”（reticle limit）。

即使光刻机能够印刷更大的芯片，由于制造良率的作用方式，这样做的经济后果也是灾难性的。

然而，硅晶圆在生产出来时绝不可能是毫无瑕疵的。在极其复杂的制造过程中，缺陷势必会出现。在这台巨大的、单体计算机的任何一点上如果出现任何尘埃颗粒或任何其他不规则性，整台计算机就会变得毫无用处。随着计算机体积变得更大，出现缺陷的概率也会增加。而一旦你开始丢弃大量昂贵的3纳米硅片，净利润就会成为过去式。

其次，制造一台尖端的单体计算机需要数十亿美元的研发和测试费用。你别无选择，只能完全使用最先进、因此也最昂贵的工艺之一来制造这台计算机。

而这正是晶粒（Chiplet）概念前来解救的地方。工程师们不再在一个芯片上构建一个庞大且完美无瑕的系统，而是将处理器分割成不同的功能单元。计算逻辑占用一个微小的晶粒。内存控制器占用另一个，图形处理单元再占用一个。所有这些芯片都是单独制造的，然后被巧妙地组装成一个单一的处理器。

这种工程设计戏剧性地扭转了芯片制造的经济学。通过减小裸片（die）的物理尺寸，令人恐惧的缺陷率下降到几乎为零。如果某个微小的错误破坏了其中一个芯片，你所做的只是简单地把那个微不足道的碎片扔掉，而不是一个价值千美元的完整处理器。你的制造产量呈指数级增长，使你的芯片制造变得更便宜。

这种芯片架构最大的好处，也许就是工程界所说的“异质集成”（heterogeneous integration）。

设计芯片的传统方法意味着所有元件必须使用完全相同的技术来制造。因此，如果你打算使用最新、快速的3纳米节点来制造你的核心处理器，那么你的USB控制器和模拟部分也必须使用完全相同的3纳米节点来设计。

晶粒为这个问题提供了一个解决方案，使公司能够进行挑选。一家公司可以使用台积电最先进的3纳米工艺来制造其高速处理核心，以实现最高速度。与此同时，它可以使用更成熟且便宜的工艺（如12纳米或14纳米）来制造内存控制器和网络接口芯片。当这些部件组合成一个单一系统时，它们能提供与集成芯片相同的性能，但成本要低得多。

你不能只是把一堆小芯片扔到绿色玻璃纤维电路板上，并期望它们表现得像一台统一的超级计算机。处理器依赖于在不到一纳秒的时间内在其内部组件之间传输数吉字节（GB）的数据。如果两个晶粒之间的连接很慢，整个系统就会窒息。

晶粒革命的成功完全建立在先进封装的肩膀上——这是一种极其复杂的工程技术，需要将这些独立的裸片如此紧密地连接在一起，以至于计算机的软件无法分辨出它们是独立的硬件碎片。

硬件工程师正在利用几种主要技术来缩小这一差距：

• 硅中介层（2.5D封装）： 与用于承载晶粒的传统有机基板相比，这些微小的裸片可以并排放置在硅基板上方，该基板被称为中介层（interposer）。这种中介层无非是一个由数万个密集连接组成的微型高速公路，它允许晶粒以惊人的带宽和极低的延迟相互连接。

  
  

• 通硅孔（TSV）： 为了在垂直方向上传输数据，采用了通硅孔。它们代表了穿透硅中介层钻出的极小孔洞，然后填充导电金属，功能几乎就像信号的垂直电梯。

  
  

• 垂直堆叠（3D封装）： 先进封装的最高水平涉及将晶粒在垂直方向上相互堆叠。将两个晶粒的活性层键合在一起，允许数据在几微米之内以非常快速且高能效的方式从一个晶粒传输到另一个晶粒。

为了让晶粒实现其终极承诺，它们不能被锁在封闭的花园（生态壁垒）之内。

在这种转变的早期，像AMD和英特尔这样的公司构建了多芯片架构，但它们使用的是自己专有的互连技术。一个AMD的计算晶粒只能与一个AMD的内存晶粒对话。

然而，最终科技界意识到，为了让这场革命发生，必须有一种通用的格式。这意味着制造出来的计算机将使用类似于音响运行方式的技术：从AMD获取CPU，从英伟达获取GPU，从初创公司获取人工智能加速器，并将所有这些打包在单个硅片单元中。

这个想法由科技界几家最杰出的组织付诸实施，其中包括英特尔、AMD、ARM、台积电和三星等宿敌，共同创建了通用芯片接口通道（UCIe）。

尽管晶粒设计解决了摩尔定律带来的物理限制，但这项技术绝不是一个魔法解决方案。晶粒设计创造了新的问题，需要硬件和软件工程师去解决。

热量问题代表了与该技术相关的主要挑战之一。事实是，当许多高性能裸片极其紧密地放置在单个封装中时，特别是在三维封装的垂直情况下，会产生极端的红外热点（过热区域）。这种堆叠中底部的裸片会产生大量的热量，这些热量会直接向上进入顶部裸片的逻辑核心。

电力交付同样具有挑战性。通过硅中介层引导干净、稳定的电力以触及多个独立的裸片，同时不产生电压降或引起电磁干扰，需要极其复杂的基板设计。

最后，是软件方面。即使你使用非常高端的方法封装了这些组件，两者之间的通信所花费的时间，也会比在单个硅片内进行所花费的时间稍微多一点。软件需要非常聪明地重新编写，以理解硬件的物理布局。如果你反复要求某个晶粒内的特定处理器核心从位于另一个晶粒内的内存单元中获取某些信息，你最终会制造一个主要的瓶颈。

完全依赖将晶体管变小来制造更好计算机的时代已经结束了。先进光刻技术的物理和经济现实已经迫使该行业发生演变，从而引发了计算机历史上最令人兴奋的架构转变之一。

将庞大、难以管理的片上系统（SoC）碎片化为微小、专门的裸片，正允许半导体制造商绕过光罩极限、最大化制造良率，并削减伴随设计硬件而来的高昂费用。先进封装的使用（它将通信带宽限制缩减到几乎为零）与UCIe等标准所培育的合作相结合，讲述了这个故事。

即将到来的超级计算机、AI加速器和消费级产品浪潮将不再围绕大块硅片构建。它们将围绕复杂、精心设计的晶粒（Chiplet）系统构建。这不再仅仅是一个有效的妥协；这就是前进的方向。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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