什么时候采用Chiplet？

自20世纪70年代至80年代基于超大规模集成电路（VLSI）的专用集成电路（ASIC）兴起以来，单片集成一直是主流设计范式。在单片设计中，集成电路的所有功能模块，例如逻辑、存储器、模拟接口和专用加速器，都集成在一块硅片上。这种模型提供了一种紧凑、紧密耦合的架构，并拥有完善的设计和验证流程。

然而，晶体管尺寸的持续缩小和现代系统日益增长的复杂性正在逼近这种方法的极限。随着芯片面积的增加和先进工艺节点成本的上升以及对良率的日益敏感，在单个芯片上制造所有功能会带来显著的成本、风险和灵活性不足的问题。

在过去的5到10年里，基于chiplet的架构开始获得显著发展。这种方法并非将所有组件集成到一个大型芯片上，而是将系统划分为多个更小的芯片——chiplet——每个chiplet都针对特定功能进行了优化。这些chiplet独立制造，然后使用先进的互连技术组装成单个封装。

虽然chiplet设计具有灵活性、成本优势、缩短上市时间和可扩展性等优点，但也引入了新的复杂性。本文探讨了何时以及为何适合采用基于chiplet的设计，以及在哪些情况下单片ASIC仍然是更佳选择。

选择基于chiplet的设计的主要驱动因素是芯片硅片尺寸和成本。在先进的设计中，尤其是在人工智能、高性能计算和数据中心应用领域，单个芯片上实现所有功能所需的硅片面积可能接近甚至超过现代光刻工具的光掩模尺寸限制（例如，12英寸晶圆光刻中使用的光掩模的26×33毫米面积）。超过此阈值，单片集成将变得不可行；即使在阈值之前，更大的芯片也更容易出现缺陷，从而降低良率并增加成本。单个缺陷就可能影响整个芯片，造成巨大的成本损失。

芯片尺寸与最重要的经济因素——硅成本——密切相关。由于工艺复杂性和良率降低，在先进节点（例如 5nm 或 3nm）制造大型单片芯片的成本比在成熟节点高出指数级。先进节点需要更复杂的光刻技术、额外的工艺步骤和成本更高的掩模组，所有这些都会提高基础制造成本。当芯片尺寸较大时，良率降低会进一步放大这些成本：芯片面积越大，出现一个或多个缺陷的概率就越高，导致相当一部分芯片无法正常工作而被报废。基于chiplet的设计通过将功能分布在更小的芯片上来避免这种情况——这些芯片的无缺陷概率统计上更高——并且只将已知合格的chiplet装到最终封装中。实际上，chiplet的良率可以超过 50%，而总面积相近的大型单片设计的良率可能低于 30%。

随着芯片总面积的增加，基于chiplet的设计始终比单片芯片具有更高的良率（D0 = 缺陷密度）

异构集成是另一个重要的驱动因素。许多复杂系统包含功能模块，这些模块的需求差异巨大，例如高速数字逻辑、低功耗模拟接口、嵌入式存储器和专用加速器。这些模块通常在不同的工艺节点上性能最佳或成本效益最高。在单片设计中，所有模块都必须在同一基板和工艺节点上实现，这通常会导致性能或成本方面的妥协。芯片级架构允许每个子系统采用最合适的技术实现，然后在封装级别进行集成。来自旧设计的成熟IP模块（例如模拟前端）可以原样保留，而只需将关键的数字逻辑更新到更新的节点，从而缩短开发时间并降低风险。

Chiplet 还引入了架构层面的模块化和可重用性。一旦 Chiplet 经过验证和认证，即可在多个设计中重复使用，而无需重复完整的设计和验证流程。这种方法支持更快的迭代，例如在更新系统功能或针对不同的性能或功能配置时。此外，它符合行业日益增长的愿景，即开发可直接采购的标准化 Chiplet，从而加快产品上市速度、降低开发成本，并构建一个具有竞争力的互操作组件生态系统。

最后，chiplet架构在可扩展性方面具有优势：只需集成一个额外的chiplet即可添加新功能，而无需重新设计整个系统。如果单个模块出现设计问题，则只需对该chiplet进行返工或重新认证，与单芯片流程中需要对整个芯片进行返工相比，这降低了风险并加快了开发速度。

尽管人们对基于chiplet的架构越来越感兴趣，但在许多情况下，单芯片ASIC仍然是首选。主要原因在于其架构的简洁性：将所有功能集成在单个芯片上，避免了chiplet划分带来的额外设计、测试和封装复杂性。成熟的验证流程、已知的故障模式以及完善的工具支持，使得单芯片开发更加直接。

测试也更加直接。单芯片设计受益于成熟的可测试性设计 (DfT) 方法，并可利用现有工具进行支持。由于所有功能都位于单个芯片上，因此无需协调跨芯片的测试，也无需考虑互连中潜在的故障模式。这使得系统级验证比基于chiplet的设计更加精简和可预测。

单芯片设计还能实现功能模块之间的紧密集成，从而最大限度地降低互连延迟并提高带宽。对于具有严格时序约束的应用，例如紧密耦合的计算核心之间或处理器与共享内存模块之间的通信，即使是微小的延迟也会降低性能。在这些情况下，单个芯片上各模块的物理邻近性仍然是一项关键优势。

此外，基于芯片的方法引入了系统级的不确定性，这些不确定性目前仍是业界正在努力解决的问题：封装标准、DfT 策略以及在热应力和机械应力下的长期可靠性都是正在积极发展的领域。

因此，对于不追求芯片面积限制或不需要异构集成的系统而言，单片式简单性的优势可能超过chiplet提供的模块化和灵活性。

虽然在许多情况下，单片集成仍然是更直接的选择，但chiplet的潜在优势足以弥补其带来的额外复杂性。然而，如果决定采用基于chiplet的架构，则会面临一系列新的工程挑战。

一个关键的考虑因素是分区策略：哪些功能模块可以隔离而不影响延迟、带宽或时间？

传统SoC中的功能模块被分割成chiplet（例如，CPU、内存、模拟电路），然后重新组装到单个封装中，从而实现异构集成并提高良率

第一步是评估分区的技术可行性。功能模块之间需要严格的时序控制或高带宽，因此在不引入不可接受的延迟的情况下，通常难以分离。相比之下，交互有限的模块，例如模拟逻辑与数字逻辑或独立加速器，通常更适合芯片级分区。另一个重要因素是工艺节点优化。例如，模拟电路通常在成熟的工艺节点上性能良好，而数字内核则受益于先进的微缩技术。将这些模块拆分到不同的芯片级分区中，可以在最能发挥其优势的地方使用先进的工艺技术，而无需将相关的成本转移到整个设计中。

然而，分区会增加测试和验证的复杂性。每个芯片都必须独立验证，并且作为组装系统的一部分（包括芯片间的连接）也需要再次验证。设计人员可能需要在芯片级和封装级都插入测试逻辑，并且可能需要为每个芯片单独供电，这使得供电比单芯片流程更加复杂。此外，芯片间的互连引入了新的故障模式和验证挑战，这些挑战目前仍在业界探索之中。

尽管支持力度正在不断提升，但芯片设计、系统级测试建模标准、互连仿真和热建模的EDA流程仍不如单片设计那样完善。诸如UCIe（通用芯片互连高速标准）之类的标准旨在简化多芯片集成，但将其应用于实践，尤其是在汽车等资源受限的领域，仍然面临诸多挑战。在这些环境中，对机械可靠性和封装的严格要求往往与标准接口假设相冲突。例如，目前的规范允许通过基板进行垂直过孔连接，但由于担心机械应力和长期耐久性，这种结构在高可靠性应用中是不可接受的。此外，这些标准不仅关注物理和协议层面的互操作性，而且还在不断发展，以支持安全性、可靠性和可测试性等系统级要求。

热力学和物理限制 也会影响芯片在封装内的布局。功率密度可以更有效地分布在芯片系统中，这在某些设计中可以简化散热。但这种优势取决于精心的布局和布线：热点、过长的互连路径或布线拥塞都会降低系统性能。同时，物理布局限制（例如有限的基板布线资源）也会限制芯片的定位和连接方式。

那么，我们如何在单片集成和芯片集成之间做出选择呢？最终，这很大程度上取决于应用的具体情况：性能目标、系统复杂性、封装限制、成本敏感性和认证要求都会影响最佳架构。

在数据中心、高性能计算和人工智能等领域，chiplet（chiplet）的吸引力日益增强。这些系统通常需要较大的芯片面积来容纳计算和存储子系统，这不仅会逼近光刻工艺的限制，还会增加良率损失的风险。chiplet允许将计算和存储模块分布在多个芯片上，每个芯片可以采用不同的制程工艺，从而更有效地分散热负载。这种分区方式还支持在多种系统配置中重复使用经过验证的组件，从而支持可扩展的设计路线图。

汽车应用，特别是高级驾驶辅助系统 (ADAS) 和自主计算平台，也在朝着芯片集成方向发展；

这些系统通常需要大型异构SoC，且对可靠性要求极高。chiplet（Chiplet）通过将关键功能隔离在不同的芯片上，并允许在最终组装前对子系统进行独立测试，从而有助于解决这些难题。目前，chiplet的应用仍然有限，因为像UCIe这样的标准仍处于早期阶段，其机械强度、热应力和长期可靠性尚未得到广泛验证。一旦这些封装和认证方面的挑战得到解决，冗余技术（例如，使用重复的计算模块来交叉验证结果）就可以应用于chiplet领域。

相比之下，某些应用场景即使在高度复杂的情况下仍然倾向于单芯片集成。例如，在金融交易系统中，延迟是首要考虑因素。即使是芯片间通信引入的微秒级延迟也会造成问题。在这个领域，尽管成本更高，但大型单芯片仍然是首选架构，因为它们能够提供稳定的性能，并最大限度地减少紧密耦合的功能模块之间的通信延迟。

物联网和移动设备通常也倾向于采用单芯片集成，因为它们优先考虑的是最小尺寸、低功耗和高度集成的功能。这些要求使得芯片封装带来的额外复杂性变得没有必要。

随着封装标准的成熟和系统级认证流程的演进，chiplet有望在新兴领域展现出优势。例如，在（航空航天） 应用中，通常通过在系统级使用多个冗余芯片来实现容错。而通过将冗余集成到基于chiplet的封装中，则有可能在保持系统稳健性的同时，降低系统复杂性并提高效率。

从单片ASIC到chiplet架构的转变并非简单的二元对立，而是一个由设计约束、应用需求和技术成熟度共同决定的权衡过程。当系统面临芯片尺寸限制、需要异构集成或受益于模块化和可重用性时，chiplet架构展现出显著优势。在这些情况下，选择性地使用先进节点、控制热密度以及更灵活地迭代的能力，足以抵消分区带来的额外复杂性。此外，封装和基板技术的进步也为这种架构转变提供了支持：中介层材料、凸点间距和布线密度的改进，使得chiplet可以更紧密地排列，从而实现更高的带宽、更低的每比特能耗和更小的寄生效应。

同时，当简洁性、低延迟和紧密耦合的功能至关重要时，单芯片集成仍然是首选方案。成熟的设计流程、完善的工具和可预测的性能，使得单芯片ASIC成为一种高效的解决方案，尤其适用于小型、低功耗或对延迟要求极高的应用。

未来五到十年内，chiplet会成为默认的集成策略吗？不太可能。chiplet是一种补充性的架构策略，而非所有设计方法的替代品。在未来几年，单片式和chiplet式方案将继续并存，具体选择取决于所构建系统的具体需求。

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