文章转载自公众号：深圳市比昂芯科技有限公司
比昂芯科技有限公司作为国内聚焦人工智能驱动多芯片系统领域的 EDA 企业，坚持围绕多芯片系统设计开展技术创新，打造覆盖多场景的 AI EDA 产品矩阵。公司创新产品包含 AI 优化 Chiplet 设计和验证融合全流程、AI 加速电路、PCB 和多物理场建模与仿真，以及 AI 生成 PCB 系统设计，产品可支持 AMS 电路、先进封装和高端 PCB，广泛应用于 5G 通讯、第三代半导体、汽车电子和人工智能等领域，是国家高新技术企业。今年，比昂芯凭借 ArrangeX 微系统与先进封装 EDA 平台入选第三届 “中国芯” EDA 专项产品革新奖候选企业。
随着 SiP、2.5D、3DIC和Chiplet等异构集成进入工程应用，架构团队必须在方案早期同时判断芯粒划分、Die-to-Die接口、封装互连资源、功耗热、SI/PI/TI 风险、系统尺寸和供应约束。任何一项前提假设出现偏差，都可能在layout、仿真或制造阶段转化为高昂的返工代价。
打通芯片、封装、系统设计边界，支持芯粒布局、Bump/RDL/TSV/PDN全要素可视化规划。联动自研GenesisM建模工具，全面纳入SPICE网表、PVT条件与封装寄生参数，从源头减少跨域约束冲突。
内置架构级PPAC（性能 / 功耗 / 面积 / 成本）与SI/PI/TI、热分布预评估能力，搭配自研BTDrouter专项布线引擎，在架构阶段即可验证关键路径可布线性与信号完整性，提前锁定并精准定位风险点。
可基于设计约束自动生成多组候选架构方案并智能排序，配合Flow Manager实现评估流程标准化、可复用、可审计。构建可复用芯粒模型库与统一工程数据库，兼容主流工业数据格式，顺畅衔接后端设计与仿真工具，支撑团队设计知识资产沉淀。
某AI芯片设计客户，规划SoC中与HBM4互连的Bump位置及Pitch，保证Die-to-die以GSG布线，满足布通率及信号完整性要求，减小SoC中Pitch大小及面积。 运行效果：SoC侧Pitch优化减小、100% GSG布线布通率、4小时工具自动布线。 
*布线全景图及单层/跨层局部GSG布线展示 某先进封装客户，伴随地孔/隔离孔自动添加及位置优化，针对信号过孔周围，自动添加伴随地孔/隔离孔，优化孔位置，满足信号完整性要求。
运行效果：全版图自动添加，无孔缺失，运行时间从2周手动设计降低至6小时自动工具运行。
作为全自主研发的国产先进封装 EDA 工具，ArrangeX 核心技术自主可控，深度适配国内主流封装工艺，本土团队可快速响应客户需求。目前已在多家客户项目中稳定落地，切实助力设计提效降本，支撑国内 Chiplet 与先进封装产业链自主发展。
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第三届“中国芯”EDA专项
